在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。

首先打开vivado2017.3新建一个RTL项目。

点击Flow navigator的IP Catalog 选项，如下图所示：

一. 概述

Xilinx FPGA有三种可以用来做片上存储（RAM,ROM等等）的资源，第一个就是Flip Flop；第二种就是SLICEM里面LUT；第三种就是Block RAMs资源。

在用Vivado建立工程的时候选择器件的时候就可以看到这些资源的多少。如下图所示。

本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。

1、TTL/CMOS互连

本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。

QNX版本：QNX6.6
宿主系统：Windows
交互系统：Debin
开发板：MIZ702 完全兼容ZedBoard

该视频将概括介绍 F1 和 SDAccel，并将帮助您了解 AWS F1 硬件及软件协议栈。观看本视频，您将从高层面了解从 RTL 加速器创建亚马逊 FPGA 镜像 (AFI) 的流程以及如何在 F1 上开发一款主机应用 AFI。

前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。

本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS电平

建立时间，保持时间
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。

建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。

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