技术

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。

首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。

前言：

使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。

操作步骤：

硬件部分

作者：做但不能忘思考 ，来源：FPGA2嵌入式

0. 概述

在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。

一. 概述

Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。

硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL

前言：

偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。

奇数分频如何得到呢？

第一部分  奇数分频

奇数分频方法：

　本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。

Vivado HLS中常见的接口类型有：

1. ap_none

         默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。

2. ap_stable

对于ZYNQ MPSoC有以下几个文件，

1.FSBL

这个FSBL跟zynq-7000的fsbl是一样的，用户可以选择用cortex-a53制作启动的fsbl文件，也可以选择用cortex-r5来制作启动的fsbl文件。

2.PMUFW （pmufw.elf）

PYNQ项目是一个新的开源框架，使嵌入式编程人员在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC（APSoC）的功能。