技术

7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚

PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项

在网表中，这些资源被称为 LUTRAM 或分布式 RAM。这些 LUTRAM 不像 Vivado 中的其他单元那样遵循典型结构。本文说明了推断或例化的 LUTRAM 的结构。 

本文将侧重于概述如何创建和运行设计以将这两个 IP 结合在一起来实现。

本章介绍了可用于初始化、运行、更新和控制外部控制器中图形执行的控制API。本章还描述了如何在输入图规范中指定运行时参数（RTP）

ALINX 作为 FPGA 开发板领域领先供应商，RFSoC 系列开发板精准定位于雷达通信、5G 基站、卫星通信、测试测量等对性能要求严苛的高端射频应用

SEM IP 在上板调试过程中有时会出现一些错误,需要访问 log 文件以便调试。本篇博文涵盖了如何利用 FIFO+ILA/VIO 抓取 SEM IP Monitor Interface 的 log 文件。

数据流图内核对无限长的类型值序列的数据流进行操作。这些数据流可以被分成单独的块，这些块由内核处理。内核消耗输入数据块并产生输出数据块

在获取输入或输出缓冲区之后但在释放它之前，缓冲区归内核所有。内核可以负责通过指针或迭代器读取或写入缓冲区，而不会发生数据冲突

本文将详细介绍 Vivado 无法选中开发板的常见原因及相应的解决方法，帮助您顺利完成工程创建和开发准备工作。