YunSDR通信小课堂-Versal AI Core专题（第42讲）
judy 在 周二, 04/29/2025 - 10:58 提交
AI Engine内存模块有32 KB的数据内存，分为八个存储体、一个内存接口、DMA和锁。传入和传出方向都有DMA，每个内存模块内都有一个Locks块
为智能硬件开发者、创客提供有关基于英特尔嵌入式处理器的应用技术介绍和合作伙伴方案介绍
技术
Versal Clock Wizard AXI DRP 示例
judy 在 周一, 04/28/2025 - 15:18 提交
我们将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。
YunSDR通信小课堂-Versal AI Core专题（第41讲）
judy 在 周一, 04/28/2025 - 10:09 提交
AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能
利用 LSB 纠正技巧对中点值进行收敛舍入的用例
judy 在 周日, 04/27/2025 - 17:22 提交
本文包含一个设计示例，该示例使用 DSP58 将中点值收敛舍入到最近的偶数和奇数。
YunSDR通信小课堂-Versal AI Core专题（第40讲）
judy 在 周日, 04/27/2025 - 14:44 提交
Versal自适应SoCs将标量引擎、自适应引擎和智能引擎与前沿内存和接口技术相结合，为任何应用程序提供强大的异构加速
使用 PetaLinux 的先决条件指南
judy 在 周五, 04/25/2025 - 17:25 提交
本篇文章介绍了在任何平台上使用 PetaLinux 的先决条件。PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)
Altera A10 SoC HPS UART 作为数据通讯接口应用的配置与调试
judy 在 周五, 04/25/2025 - 14:49 提交
本文介绍了 Altera A10 SoC HPS UART 作为数据通讯接口的应用，重点讲解了波特率配置、分频值计算及实际应用中的调试技巧
智多晶FIFO_Generator IP介绍
judy 在 周四, 04/24/2025 - 10:49 提交
FIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新增了非等比输入输出数据位宽支持和异步FIFO跨时钟级数配置功能。
YunSDR通信小课堂（第37讲）
judy 在 周一, 04/21/2025 - 09:58 提交
OFDM是一种数字多载波调制方法，它允许在无线多径信道上高效、可靠地传输和接收数据。因此，它已成为各种无线通信技术和标准的首选调制方案
基于瑞苏盈科FPGA解决方案，开启中微子事件探测新篇章！
judy 在 周五, 04/18/2025 - 11:42 提交
Hyper-Kamiokande实验是下一代中微子天文台，旨在探索粒子物理学和天体物理学的基本问题