Vivado

Vivado是赛灵思（Xilinx）公司推出的一款集成开发环境（IDE），用于设计和开发基于FPGA（可编程逻辑器件）的数字电路。Vivado提供了一个全面的工具套件，支持从设计到验证、实现和编程的全过程。

Vivado是一种全面的FPGA设计工具，适用于各种应用，包括通信、图像处理、数字信号处理、网络加速和嵌入式系统设计。

【视频】Vivado Logic Analyzer 简介

judy 在 周三, 04/03/2019 - 11:56 提交

VLA 简介以及调试工具基本组件的逻辑调试优势

【视频】在 Vivado 设计套件项目流程中使用 Tcl 命令

judy 在 周二, 04/02/2019 - 09:58 提交

基本 Vivado IDE Tcl 脚本的内容概述

Vivado 2017调用Modelsim仿真

judy 在 周四, 03/21/2019 - 14:25 提交

Vivado是Xilinx公司的FPGA开发工具，熟悉Xilinx的工程师应该对ISE比较不陌生，但是随着时代的发展，FPGA芯片进步很快，Xilinx也已经宣布不再对ISE进行更新，这就意味着Vivado将在以后的发展中逐渐取代ISE，所以掌握好Vivavo的使用，是一个FPGA工程师必备的技能。今天的文章主要是讲解怎么调用Modelsim进行仿真

Vivado综合操作中的重定时（Retiming）

judy 在 周二, 03/12/2019 - 15:25 提交

重定时（Retiming）是一种时序优化技术，用在不影响电路输入/输出行为的情况下跨组合逻辑寄存器从而提高设计性能。图1所示的电路是六输入加法器，其中有一条关键路径，红色推出显示的路径是限制整个电路性能的关键路径。

【视频】2018.3 最新内容 - 嵌入式软件与工具

judy 在 周一, 03/04/2019 - 09:36 提交

此演示重点介绍了 2018.3 嵌入式软件工具和基础架构的新功能和更新。涵盖的主题包括 PetaLinux 增强功能，Linux 和 U-Boot 更新以及 MicroBlaze 更新

【Vivado仿真 】Vivado 设计套件版本的支持性第三方仿真器

judy 在 周二, 01/22/2019 - 16:48 提交

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

【视频】Vivado IDE 中的基本设计分析

judy 在 周三, 01/09/2019 - 16:13 提交

使用 Vivado 设计套件中的各种设计分析特性。

max_fanout命令的正确打开方式

judy 在 周二, 01/08/2019 - 09:32 提交

vivado自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少布线拥塞的常用命令。然而很多读者向我反映，使用这个命令之后发现没有任何事情发生，完全没有任何效果。这里我就带大家理一理这个命令的使用方法

Vivado 2018.2.x 及更早版本的设计咨询——生成的、引用错误主时钟的时钟会导致不正确的时钟偏移

judy 在 周四, 12/27/2018 - 14:32 提交

本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。

【视频】Vivado Design Suite 2018.3 的最新内容

judy 在 周三, 12/19/2018 - 17:54 提交

本视频重点介绍了 Vivado 设计套件 2018.3 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程