Vivado

Vivado是赛灵思(Xilinx)公司推出的一款集成开发环境(IDE),用于设计和开发基于FPGA(可编程逻辑器件)的数字电路。Vivado提供了一个全面的工具套件,支持从设计到验证、实现和编程的全过程。

Vivado是一种全面的FPGA设计工具,适用于各种应用,包括通信、图像处理、数字信号处理、网络加速和嵌入式系统设计。

Vivado 仿真器 - 了解波形数据库文件 (WDB) 和波配置文件 (WCFG)

Vivado 仿真器 中的实时仿真包含以下内容:

  • 波形数据库文件 (WDB),其中包含所有仿真数据。
  • 波形配置文件 (WCFG),其中包含与波配置中的对象相关联的顺序和设置。
  • 这两种类型的文件之间有什么区别?它们之间有什么关系?

    如何在批模式下运行 Vivado 仿真器?

    在 Windows 下,我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ,包含以下命令。当我运行批文件,执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器?

    如何从时序分析中排除跨时钟域路径?

    如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束,约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析,我该如何从时序分析中排除跨时钟域路径呢?

    如何通过 XDC 使用数据初始化 Block RAM?

    我们如何通过 XDC 使用数据初始化 Block RAM?

    如何在Vivado 综合为 Verilog "include" 文件定义正确的路径

    如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。可使用以下方法定义包含文件的位置:

    如何在 Vivado XSIM 中创建 .vcd 文件?

    如何在 Vivado XSIM 中创建 .vcd 文件?以下为生成 .vcd 文件的步骤:

    如何为 Vivado 项目中的 IP 核生成结构仿真模型?

    当从 Vivado 项目中的 IP 目录生成 IP 核时,似乎只能生成默认的行为仿真模型,而无法生成结构仿真模型。如何才能转换成结构模型?

    Dynamic Function eXchange

    了解 Xilinx 如何通过 Vivado ML 中的动态可重配置功能助力实现资源的高效利用。

    Vivado时序 - 什么是 TNS、WNS、THS 和 WHS?

    运行“report_timing” 或 “report_timing_summary” 命令后,我注意到 WNS、TNS、WHS 和 THS。什么是 WNS、TNS、WHS 和 THS?

    Vivado IP中的Shared Logic到底是干嘛的?

    在很多Vivado的高速接口的IP中,比如Ethernet、PCIe、SRIO的设置中,都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面,直接默认设置就完事了。但其实这个页面的内容也是非常有用的,我们可以看到页面中有两个选择: