Vivado | FPGA 开发圈

Vivado是赛灵思（Xilinx）公司推出的一款集成开发环境（IDE），用于设计和开发基于FPGA（可编程逻辑器件）的数字电路。Vivado提供了一个全面的工具套件，支持从设计到验证、实现和编程的全过程。

Vivado是一种全面的FPGA设计工具，适用于各种应用，包括通信、图像处理、数字信号处理、网络加速和嵌入式系统设计。

【下载】Vivado设计套件用户指南：编程和调试

judy 在周四, 12/03/2020 - 15:02 提交

Vivado设计套件用户指南：编程和调试

【问答】Vivado 2020.1 - 补丁程序 - 可选反相器故障

judy 在周四, 10/22/2020 - 11:13 提交

本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。

使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。

【干货分享】用ECO脚本的方式在网表中插入LUT1

judy 在周一, 10/19/2020 - 15:24 提交

有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级LUT。

Vivado 隔离验证器用户指南

judy 在周五, 10/16/2020 - 09:55 提交

从 Vivado 2018.3 开始，Vivado 隔离验证器 (VIV) 将与 Vivado 版本集成，支持 UltraScale+ 器件（包括 Zynq UltraScale+）。本文档主要介绍如何在 FPGA/PL 设计中使用新的 Vivado 隔离验证器 (VIV) 来验证隔离。

Vivado Design Suite 用户指南：采用 IP 进行设计 (中文版) (v2020.1)

judy 在周五, 10/09/2020 - 09:37 提交

本文描述如何使用 Vivado工具将来自赛灵思 IP 目录的即插即用 IP 模块（包括自定义封装的 IP）添加到您的设计中，并描述如何在设计中使用 IP、创建所需输出文件、管理和升级 IP 以及利用 IP 对设计进行仿真。

300 多页方法论，Xilinx FPGA 设计竟然有”章”可循？

judy 在周三, 09/16/2020 - 10:06 提交

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

创建 Vitis 加速平台第 1 部分：如何在 Vivado 中为加速平台创建硬件工程

judy 在周三, 09/02/2020 - 15:22 提交

在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis 中的加速平台。

面向 XCVU27P-3E 器件和 XCVU29P-3E 器件的 Vivado 2020.1.1 量产速度文件更新

judy 在周一, 08/31/2020 - 11:15 提交

描述
在《Virtex UltraScale+ FPGA 数据手册》(DS923) 中，XCVU27P-3E 器件和 XCVU29P-3E 器件的最低量产软件和速度规格已从 Vivado 工具 2019.2 v1.28 更新至 Vivado 工具 2020.1.1 v1.30。

开发者分享 | 如何调试10G/25G以太网IP自协商/Link Training

judy 在周四, 08/13/2020 - 14:29 提交

此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。