【下载】Vivado Design Suite 用户指南：版本说明、安装和许可 judy / 周一, 29 六月 2020 - 09:36 本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。 阅读更多 关于 【下载】Vivado Design Suite 用户指南：版本说明、安装和许可登录 发表评论
7月研讨会：Vivado 从基础到进阶系列公开课开始报名 judy / 周四, 18 六月 2020 - 09:40 Vivado® Design Suite HLx 版本可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast™ 高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力 阅读更多 关于 7月研讨会：Vivado 从基础到进阶系列公开课开始报名登录 发表评论
Vivado 2020.1 开放下载，中文资料随贴奉送 judy / 周四, 18 六月 2020 - 09:28 Vivado 2020.1 新增以下功能： 能够将完整的图像或选定的产品作为 Web 安装程序的一部分 增强的地址映射，用于实时错误高亮显示和交叉探测 Report QoR Suggestions 功能可预测多达 3 种自定义策略，以提升性能 嵌套 DFX 为您的 DFX 解决方案提供了更大的灵活性 基于电源通道的报告 阅读更多 关于 Vivado 2020.1 开放下载，中文资料随贴奉送登录 发表评论
开发者分享 | Vivado 仿真器中的通用验证方法学(UVM)支持 judy / 周二, 19 五月 2020 - 15:31 Vivado 集成设计环境支持将通用验证方法学 (UVM) 应用于Vivado 仿真器。Vivado 提供了预编译的 UVM V1.2 库。请遵循以下步骤创建示例设计测试案例，以便在工程模式下使用 UVM。本文随附了 1 个简单示例，可供您下载解压使用。 阅读更多 关于 开发者分享 | Vivado 仿真器中的通用验证方法学(UVM)支持登录 发表评论
【视频】DFX 培训系列课程 - 高级布局规划（中文字幕） judy / 周二, 19 五月 2020 - 09:30 本视频解读 DFX 布局规划基本信息视频，介绍了扩展布线区域的使用。这项 Vivado 功能面向 UltraScale 和 Ultrascale+ 器件，可改善 DFX 设计结果，设计人员创建其布局规划时应考量如何运用此功能 阅读更多 关于 【视频】DFX 培训系列课程 - 高级布局规划（中文字幕）登录 发表评论
AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用 judy / 周一, 20 四月 2020 - 11:48 在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先，编写 HDL (Verilog) 代码，然后将其封装为 IP，最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。 阅读更多 关于 AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用登录 发表评论
Vivado工作模式简介 judy / 周二, 17 三月 2020 - 10:14 Vivado设计有工程和非工程两种模式：工程模式是使用Vivado Design Suite自动管理设计源文件、设计配置和结果，使用图形化Vivado集成设计环境(IDE)交互式处理设计。工程模式下，既可以通过图像界面下操作（GUI操作，鼠标操作），也可以通过运行Tcl脚本的方式在Vivado Tcl shell 中运行。 阅读更多 关于 Vivado工作模式简介登录 发表评论
数据流波形 judy / 周二, 3 三月 2020 - 11:22 了解如何使用 Vivado HLS 可视化数据流设计的专用波形。这些波形轨迹有助于确认数据流已实现的并行性。 <iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=6126062294001' allowfullscreen frameborder=0 width="600" height="400"></iframe> 阅读更多 关于 数据流波形登录 发表评论
【Vivado约束学习】 时钟网络分析 judy / 周五, 30 八月 2019 - 09:50 时钟网络反映了时钟从时钟引脚进入FPGA后在FPGA内部的传播路径。报告时钟网络命令可以从以下位置运行： 阅读更多 关于 【Vivado约束学习】 时钟网络分析登录 发表评论
【Vivado约束学习】 IO延时约束 judy / 周三, 28 八月 2019 - 11:35 要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值 阅读更多 关于 【Vivado约束学习】 IO延时约束登录 发表评论
