Vivado 设计套件助力快速编译设计并达到性能目标 judy / 周三, 12 七月 2023 - 09:24 在设计规模和复杂性不断增长的世界里，SoC 和 FPGA 设计需要以更低功耗提供更高性能 阅读更多 关于 Vivado 设计套件助力快速编译设计并达到性能目标登录或注册以发表评论
Vivado HLS 开发工具是否好用 judy / 周三, 7 六月 2023 - 09:25 大多数FPGA程序员认为，高级工具总是发出更大的比特流，作为提高生产率的 "代价" 阅读更多 关于 Vivado HLS 开发工具是否好用登录或注册以发表评论
Vivado Hardware Debug技巧 如何在IBERT眼图上添加模板 judy / 周四, 1 六月 2023 - 15:55 在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例 阅读更多 关于 Vivado Hardware Debug技巧 如何在IBERT眼图上添加模板登录或注册以发表评论
Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞 judy / 周四, 1 六月 2023 - 15:20 对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？ 阅读更多 关于 Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞登录或注册以发表评论
Vivado™ ML 2023.1 现已推出！ judy / 周五, 26 五月 2023 - 17:39 使用Intelligent Design Runs，Versal™ 自适应 SoC 的平均 QoR 提升 8% 阅读更多 关于 Vivado™ ML 2023.1 现已推出！登录或注册以发表评论
Vivado 统一 Web 安装程序：下载和安装过程中无法绕过用户帐户身份验证阶段 judy / 周三, 24 五月 2023 - 16:44 当我尝试在机器上安装 Vivado 时，无法通过帐户身份验证检查。为什么会出现此问题? 阅读更多 关于 Vivado 统一 Web 安装程序：下载和安装过程中无法绕过用户帐户身份验证阶段登录或注册以发表评论
2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题 judy / 周四, 4 五月 2023 - 14:37 在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时 阅读更多 关于 2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题登录或注册以发表评论
Vivado SDK 许可查询 judy / 周日, 23 四月 2023 - 10:18 如果需要，我是否需要购买完整的 Vivado 许可证，才能使用 SDK，目前是否还有其它类型的许可证可用？ 阅读更多 关于 Vivado SDK 许可查询登录或注册以发表评论
如何在Post Synthesis工程中加入 xci文件 judy / 周四, 20 四月 2023 - 16:12 当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合 阅读更多 关于 如何在Post Synthesis工程中加入 xci文件登录或注册以发表评论
Vivado 202x - Versal 时钟校准去歪斜的时序问题 judy / 周三, 12 四月 2023 - 09:50 使用“时钟校准去歪斜”时，在 Vivado 中会显示下列消息以指明是否启用该功能特性 阅读更多 关于 Vivado 202x - Versal 时钟校准去歪斜的时序问题登录或注册以发表评论
