Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

2022.2（和更低）版本的 Vivado：Versal XPIO IOLOGIC 可能将捕获时钟反相

judy 在 周二, 02/14/2023 - 17:18 提交

Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY

[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

judy 在 周一, 02/13/2023 - 09:56 提交

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题

如何在Vivado中对RTL源文件进行加密

judy 在 周三, 02/08/2023 - 11:16 提交

本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题

基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

judy 在 周一, 01/09/2023 - 10:54 提交

今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告

以Vivado工具为例了解FPGA综合

judy 在 周二, 01/03/2023 - 18:06 提交

在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

judy 在 周五, 12/16/2022 - 17:05 提交

本文介绍RTL分析、综合、实现的具体含义和区别 

FPGA开发技巧备忘录——如何修改vivado IP源码

judy 在 周三, 12/14/2022 - 17:26 提交

为什么要修改IP核内的源码，说如何之前，先说为什么。


不同CPU下Vivado综合速度对比（12700K Vs 13700K）

judy 在 周二, 12/06/2022 - 09:29 提交

最近刚好新项目外场联调需要配置新电脑，因此正好可以用上intel的十三香了

Vitis开发（一）：Vivado启动vitis

francis zhang 在 周三, 11/30/2022 - 10:32 提交

Vitis是Xilinx SDK的继承开发工具，从Vivado 2019.2版本开始启用

Vivado无法双击打开xpr工程文件的解决办法

judy 在 周一, 11/28/2022 - 11:05 提交

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了