技术 | FPGA 开发圈

FPGA中有符号数和无符号数的加法运算

FPGA中有符号数和无符号数的加法运算首先定义一个B比特的二进制数： verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？无符号数将（1）转换成十进制为：有符号数有符号数则指所有二进制数均是补码形式的整数。首先声明端口时增加signed关键字即可。对于B比特的二进制数据，装换成十进制数为：

2018-08-20 | 加法运算

zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。 AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。 1.AXI总线 ZYNQ有三种AXI总线：（1）AXI4：（For high-performance memory-... 阅读详情

2018-08-20 | AXI总线

FPGA实现Cortex-M0 SOPC的初步实践

作者：葛兴 cortex-M0是ARM公司的一款开源内核，以低功耗著称，本文提纲挈领的讲述了用FPGA实现SOPC的流程。 1、开源核心从头开始，在ARM官网上注册，下载ARM cortex M0的源代码以及大量的参考学习文献。 2、接口表明确了cmsdk_mcu的系统接口表及其意义，列出了接口表。

2018-08-20 | FPGA

Xilinx DDR IP详解与时序分析

DDR3：使用流程一. 配置过程 1>首先找到IP核 2>选择兼容的片子，这个ddr兼容K7系列的三个片子 3>选择ddr3 4>配置工作时钟部分配置时钟前我们先了解一下ddr3的ip核的时钟关系,如下图，共三个时钟。Ip核心的工作时钟和参考时钟，必须直接连在电路板上，不可由IP核分频得到。

2018-08-20 | DDR3

Vivado及Zynq使用经验

1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。 2.若果debug核使用的时钟是zynq ps端输出的时钟，那么烧录完bit文件后，是不会自动弹出debug界面的，... 阅读详情

2018-08-20 | Vivado, Zynq

FPGA学习-Xilinx FPGA架构介绍

作者：Kevin Zhang 在学习FPGA一段时间之后，昨天和师兄交流面试题，题目中问CLB、LUT的概念，我都是不知道这是什么？经过学习，总结如下内容： FPGA可以分为以下三种资源： 1. 逻辑资源：包含CLB，block rams，乘法器 2. 连接资源：可编程互联线、IOB 3. 其他资源：全局时钟网络； 4. 当然高端的FPGA除了以上三种资源，还有集成了其他资源：ARM核、... 阅读详情

2018-08-17 | FPGA架构, Xilinx

Vivado报告指定路径时序

Vivado运行Report Timing Summary时，只显示各个子项目最差的十条路径，很可能并不包含你最关心的路近，这个时候显示指定路径的时序报告就显得很重要了，下面就简单介绍一下Vivado下显示指定路径时序报告的流程。 1.打开布局布线后的结果 2.指定到工具下的时序报告 3.选择路径的起点和终点

2018-08-16 | Vivado

汽车雷达传感器和拥挤不堪的无线电频谱：城市电子战场？

作者：Sefa Tanis 随着汽车雷达越来越普及，城市环境中拥挤不堪的射频频谱将变成一个电子战场。雷达将面临无意或有意干扰的组合式攻击，设计人员必须像在电子战(EW)中一样实施反干扰技术。汽车雷达通常会遭受拒绝式或欺骗式干扰。拒绝式干扰会致盲受害车辆雷达。这种技术会降低信噪比，导致目标检测的概率降低。另一方面，欺骗式干扰会让受害车辆雷达"认为"存在虚假目标。受害车辆雷达失去追踪真实目标的能力... 阅读详情

2018-08-16 | 5G毫米波, 汽车雷达

Xilinx SDK 初学之——API函数笔记(GPIO函数)

初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。 xgpio函数 1、int XGpio_Initialize(XGpio * InstancePtr, u16 DeviceId)

2018-08-16 | GPIO函数, SDK

用于汽车ADAS应用的以太网时间敏感网络

作者：John Swanson，Synopsys公司高级产品营销经理汽车电子系统的新时代已经减少了事故和死亡事件。进一步改进用于安全关键型汽车应用的先进驾驶辅助系统（ADAS）将是下一个浪潮，这需要大量的数据传输和后续处理。系统正变得越来越复杂，因为它们把来自紧急制动、碰撞避免、车道偏离警告、完全自动驾驶等方面的ADAS应用结合到了一起，使得预测延时和带宽保证越来越重要。例如，... 阅读详情

2018-08-15 | ADAS, 以太网, 时间敏感网络

学会System Generator（11）——Black Box调用HDL代码

本文是该系列的第11篇。从前面的设计中可以看出，System Generator最适合的是完成DSP系统的设计，可以大大提高设计效率，而其它设计任务通常仍需要使用HDL模型来设计。但是System Generator提供了一个特性：可以通过black box这个block将其它HDL文件以黑盒的形式封装到System Generator设计中，在仿真时使用Simulink+Vivado... 阅读详情

2018-08-15 | System Generator

JTAG各类接口针脚定义及含义

JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。一、引脚定义 Test Clock Input (TCK) -----强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。 Test Mode... 阅读详情

2018-08-15 | JTAG

锁相环(PLL)基本原理

作者：Ian Collins 摘要：锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。本文将参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(... 阅读详情

2018-08-14 | ADI, PLL电路, 锁相环

静态时序分析初步认识

静态时序分析是学习FPGA必须学习的一个知识点，通过一段时间的学习，先将自己所学到的一点静态时序分析的基础稍作总结。这是一张再熟悉不过的图形，以及两个基础公式 Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew (1) Tcko+Tlogic+Tnet>Thold+Tclk_skew... 阅读详情

2018-08-14 | 静态时序

卷积神经网络的最佳解释

CNN由由可学习权重和偏置的神经元组成。每个神经元接收多个输入，对它们进行加权求和，将其传递给一个激活函数并用一个输出作为响应。整个网络有一个损失函数，在神经网络开发过程中的技巧和窍门仍然适用于CNN。很简单，对吧？那么，卷积神经网络与神经网络有什么不同呢？和神经网络输入不同，这里的输入是一个多通道图像（在这种情况下是3通道，如RGB）。在我们深入之前，让我们先了解一下卷积的含义... 阅读详情

2018-08-14 | 卷积神经网络