技术 | FPGA 开发圈

无线工程师适用的FPGA系列：立即连接FPGA算法至I/O

无线工程师经常希望使用无线信号实现从概念到原型。诸如USRP（通用软件无线电外设）设备的软件无线电（SDR）提供了满足该需求的灵活解决方案

2018-12-29 | FPGA算法, LabVIEW, 无线工程师, 每日头条

推开Zynq-7000的大门

在2010年4月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台的架构详情，这款基于无处不在的ARM处理器的SoC可满足复杂嵌入式系统的高性能、低功耗和多核处理能力要求

2018-12-29 | Zynq-7000

Vivado时序仿真波形的保存与读取

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。... 阅读详情

2018-12-29 | Vivado, 时序仿真

PCIx系列之“PCIe总线AC耦合及信号调整”

本篇主要介绍PCIe总线的AC耦合电容、总线的去加重等高速信号调整技术。

2018-12-27 | AC耦合电容, PCIe总线

Vivado 2018.2.x 及更早版本的设计咨询——生成的、引用错误主时钟的时钟会导致不正确的时钟偏移

本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。

2018-12-27 | Vivado-2018.3

面向FPGA的DSR路由表项设计与实现方法

本文为在FPGA中支持DSR协议的路由表项管理功能，设计一种基于有限状态机[8]的实现方法。本文的设计中，状态机包含一个初始状态和3个功能状态。有限状态机的3个功能状态一起联合实现路由存储、路由查找、路由删除的功能。有限状态机使得硬件代码符合时序电路的风格

2018-12-27 | AdHoc网络, FPGA, 路由表项

PCIx系列之“PCIe总线复位”

篇主要介绍PCIe总线的复位方式。

2018-12-25 | PCIe总线, 复位

Xilinx PYNQ PS与PL的接口说明

Zynq在PS和PL之间有9个AXI接口。在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器

2018-12-24 | PYNQ

PCIx系列之“PCIe总线电源管理”

本片主要介绍PCIe总线的电源管理，主要包括不同板卡的功耗、板卡的能耗等级等。

2018-12-24 | PCIe总线, 电源管理

如何使用高速数据转换器实现灵活的射频采样架构

多年来，数字收发机被应用在多种类型的应用中，包括地面蜂窝网络、卫星通信和基于雷达的监视、地球观测和监控。它们的性能直接影响新的5G移动网络的效率和系统成本。在讨论最新一代的高速数据转换器如何实现这些优势之前，让我们先看一看两种不同的收发机系统的架构。

2018-12-21 | 高速数据转换器

PCIx系列之“PCIe总线信号介绍”

本篇主要介绍PCIe总线相关的信号

2018-12-20 | PCIe总线

PYNQ上手笔记（6）——HDL设计IP核

用HDL语言+Vivado创建一个挂载在AXI总线上的自定义IP核

2018-12-19 | HDL, PYNQ, PYNQ-Z2

Zynq UltraScale +系列之“DDR4接口设计”

本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗DDR4的设计

2018-12-19 | DDR4

【教程】：使用 InTime 在 Plunify Cloud 优化 FPGA 设计

本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计

2018-12-18 | FPGA, InTime, Plunify-Cloud

逻辑电平之互连电平转换（10）

电平转换在实际电路设计中常常会用到，不同种类逻辑电平之间的转换一般通过特定逻辑功能器件实现（如使用MAX232实现TTL转RS232等等），但随着器件集成度的增加，工艺的提升，现在的控制器使用的逻辑电平电压等级越来越低（好多控制器对外接口都直接输出1.8V或更低了）

2018-12-18 | 电平转换, 逻辑电平

精彩推荐

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。