跳转到主要内容
FPGA 开发圈
Toggle navigation
新闻
视频
技术文章
博客
下载中心
活动
登录
注册
技术
时序约束连载03~约束步骤总结
本小节对时序约束做最终的总结
2023-07-03 |
时序约束
FIFO和RAM，到底用哪个？
在FPGA的设计中的，内部的FIFO和RAM是两种非常常见的存储单元
2023-07-03 |
FIFO
,
RAM
实测780MB/s！基于RK3568J与FPGA的PCIe通信案例详解
本文介绍基于瑞芯微RK3568J与Xilinx Artix-7的PCIe高速通信案例
2023-06-30 |
RK3568J
,
FPGA
,
PCIe通信
时序约束连载02~时序例外
本文继续讲解时序约束的第四大步骤——时序例外
2023-06-29 |
时序约束
如何在 Advanced IO Wizard (XPHY) 中使用 XPIO_VREF
SelectIO架构手册 AM010 描述了如何使用 XPIO_VREF原语来调整 Internal Vref
2023-06-27 |
Versal
,
AM010
,
XPIO
时序约束连载01~output delay约束
本文将详细介绍输出延时的概念、场景分类、约束参数获取方法以及约束方法
2023-06-27 |
时序约束
Versal：HDIO OBUFT 和 IOBUF 三态时序影响
本文则着重探讨 HDIO OBUFT 和 IOBUF 用例
2023-06-26 |
Versal
,
IOBUF
,
三态控制
2023.1 Vivado 或 Vitis_Analyser 崩溃并显示“An unexpected error has occurred (11) # Stack: libjvm.so”
使用 Vivado 或 Vitis_Analyser 时，工具发生崩溃并显示一下错误
2023-06-25 |
Vivado2023.1
伪红外图像处理
该项目展示了一些红外图像处理算法，这些算法可以提高图像质量
2023-06-25 |
图像处理
,
ZYNQ-02
使用VVAS调用硬件加速器
本文介绍VVAS框架所支持调用的H/W(HLS)内核
2023-06-20 |
VVAS
,
硬件加速器
,
每日头条
,
Vitis视觉库
使用VVAS开发软件应用
Vitis视频分析SDK是在AMD平台上构建AI驱动的智能视频分析解决方案的完整软件栈
2023-06-19 |
VVAS
,
SDK
,
智能视频分析
UltraScale 开发板与套件 - 使用 System Controller 手动调整 VADJ
VADJ 引脚是 VITA 57.1 FMC 标准的一部分，承载着从载卡到 I/O 夹层模块的可调节电压等级的电源
2023-06-19 |
UltraScale
,
VADJ
面向 Versal 自适应 SoC 的设计咨询：如果使用 PUF，Vcc_pmc 必须连接到 0.7 VDC
本答复记录旨在描述在部分 Versal 自适应 SoC 器件上使用物理不可克隆功能
2023-06-16 |
Versal
RQS 设计收敛建议 ID RQS_CLOCK-12
本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛
2023-06-13 |
RQS设计
,
时序收敛
如何在U-BOOT的boot.scr中加载bit文件
在2020.1版本之后，u-boot阶段会执行boot.scr来加载后续的kernel和rootfs
2023-06-12 |
u-boot
,
每日头条
‹‹
140 中的第 32
››
