技术 | FPGA 开发圈

使用 Miniized 和 RS485 进行工业通信

在工业应用中传输信息可能具有挑战性。在这个项目中，让我们看看我们如何使用 FPGA 和 RS485 做到这一点。

2022-06-07 | Miniized, NIRS485, 工业通信

米联客浅谈Xilinx FPGA FIFO使用

考虑到很多客户对于FPGA的基础知识掌握不够扎实，也不是每个客户的悟性都非常高，所以准备在原来的FPGA基础入门10个课时基础上再增加一些demo，给大家FPGA学习使用。

2022-06-07 | FIFO, FPGA

米联客浅谈Xilinx FPGA BRAM的基本使用

Xilinx系列FPGA，包含两种RAM：Block RAM和分布式RAM（Distributed RAM），他们的区别在于，Block RAM是内嵌专用的RAM，而Distributed RAM需要消耗珍贵的逻辑资源组成。

2022-06-06 | BRAM, Xilinx FPGA

使用 CCIX进行高速缓存一致性主机到FPGA接口的评估

在今年的FCCM会议上，德国TU Darmstadt和Reutlingen University联合发表了一篇CCIX相关的文章，该文章使用CCIX作为FPGA与Host之间的接口，并详细评估了CCIX与PCIe之间的差异

2022-06-06 | CCIX, FPGA接口

Xilinx FPGA 源语:xpm_fifo_async FIFO介绍

使用XILINX源语来描述FIFO具有很多好处，可以通过XILINX VIVADO工具的Langguage Templates查看源语定义。

2022-06-01 | FPGA源语

基于Xilinx KV26的立体视觉匹配方案

在本文中，我们将首先对基于AI 的双目立体匹配算法进行介绍，接着会对本方案中使用的 Xilinx Vitis AI Tools 和 Xilinx Vitis Flow 开发流程进行介绍。

2022-06-01 | KV26, 立体视觉匹配, 赛灵思自适应计算挑战赛

vitis 2021.1 zynq flash固化bug解决方法

在使用vitis 2021.1 版本的过程中发现，在使用flash固化时会出现错误，导致固化失败。具体情况如下

2022-05-31 | Vitis-2021.1

第三代Zynq RFSoC器件射频数据转换器应用: 时钟设计-下

本次将分上下篇介绍基于Xilinx Zynq UltraScale+ RFSoC ZCU216评估套件的详细内容

2022-05-30 | Zynq-RFSoC, 数据转换器, 时钟设计

第三代Zynq RFSoC器件射频数据转换器应用: 时钟设计-上

Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC)、FPGA逻辑、完整的ARM处理器子系统和高速收发器等。

2022-05-27 | Zynq-RFSoC, 数据转换器, 无线电, 每日头条

FPGA原型验证系统VS硬件仿真器

之前我们已经对“FPGA开发板”和“原型验证系统”做了详细的对比，在下篇中，我们将继续进行 FPGA原型验证系统和Emulator硬件仿真器的比较。

2022-05-25 | FPGA原型验证, 硬件仿真器, 芯华章

HLS 分区能否加速 FPGA布局布线？

最近，在ACM的FPGA 2022会议上发表了一篇题为“RapidStream: FPGA HLS设计的并行物理实现”的论文，论文中描述了一种非常有趣的方法，通过FPGA设计软件推动HLS设计更快地运行在多核处理器上。

2022-05-25 | HLS, FPGA设计, 每日头条

Enclustra FPGA核心板在4K内窥镜中的应用

为了帮助医生更好地识别和定位病灶，厂商不断提高内窥镜的分辨率，人体医疗内窥镜的分辨率从1080P逐渐发展到如今的4K。

2022-05-24 | 内窥镜, 4K视频流

Versal家族到底都有哪些兄弟姐妹

面向不同应用，Versal家族有AI Core, AI Edge , AI RF，Prime, Premium，HBM，六个系列、名字看起来是不是十分复杂？今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列！

2022-05-20 | Versal

给Vivado Block Design的TCL脚本添加IP repository (仓库) 路径信息

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中，可能不包含用户IP的路径信息

2022-05-20 | Tcl脚本, Vivado

如何利用FIFO+ILA/VIO抓取SEM IP的串口log

SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位

2022-05-10 | VCU118

每日头条

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。

AMD Versal AI Edge 自适应计算加速平台之体验ARM，裸机输出(7)

本章使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性

产品升级！亚科鸿禹推出更大规模验证容量的融合Emulator--HyperSemu2.0！

HyperSemu2.0为用户提供近2亿门验证容量和稳定高效的系统运行，满足更前沿数字设计更多维验证场景的应用需求。

第二代 Versal Prime 系列适合嵌入式系统设计的五大原因

AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。

五项功能可提升边缘端嵌入式 AI 性能

AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能