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技术
开发者分享 | 使用方法论报告 2:方法违例对于 QoR 的影响
本篇博文中的分析是根据真实客户问题撰写的,该客户发现不同操作系统间 QoR 性能存在差异。虽然可以理解赛灵思无法保证不同操作系统间的可重复性,正如"赛灵思答复记录 61599"中所述,但此处案例中出现的差异量级值得进一步深入调查。
2021-08-26 |
QoR
,
方法论
Vitis HLS 如何添加HLS导出的.xo文件?
HLS导出的.xo文件如何导入到Vitis里面?需要把.xo文件解压,然后把文件夹导入到Vitis Kernel/src文件夹下吗?
2021-08-26 |
Vitis-HLS
让机器人自适应未来环境变化
自动化可重复的工作、自主做出复杂决定,机器人正借由效率的提升持续改变着未来工作模式。机器人适应环境变化的能力越强,其所能提供的价值就越大。为什么固定功能芯片已难以满足机器人行业需求?
2021-08-25 |
机器人
,
自动化
,
每日头条
开发者分享 | 使用方法论报告 1:时序已满足,但硬件功能出现错误
本篇博文中的分析是根据客户真实问题撰写的,该客户发现即使时序已得到满足的情况下,硬件功能仍出现错误。最后发现,问题与时钟域交汇 (Clock Domain Crossing) 有关,因此,本篇博文介绍了如何调试设计中的时钟域交汇问题。
2021-08-19 |
时序
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方法论
ADC/FPGA串连顺畅 JESD204B界面故障排除无碍
本文阐释了JESD204B标准的ADC与FPGA的接口,如何判断其是否正常工作,以及可能更重要的是,如何在有问题时排除故障。文中讨论的故障排除技术可以采用常用的测试与测量设备,包括示波器和逻辑分析仪,以及Xilinx的ChipScope或Altera的SignalTap等软件工具。同时说明了接口讯号传输,以便能够利用一种或多种方法实现讯号传输的可视化。
2021-08-19 |
JESD204B
,
JEDEC
Xilinx SRIO IP介绍和使用经验分享
随着PCIe接口、以太网接口的飞速发展,以及SOC芯片的层出不穷,芯片间的数据交互带宽大大提升并且正在向片内交互转变;SRIO接口的应用市场在缩小,但是由于DSP和PowerPC中集成了SRIO接口,因此在使用DSP/Power PC + FPGA的使用场景中仍然占有一席之地。
2021-08-18 |
SRIO
【工程师分享】自动删除Xilinx的SDK/Vitis下软件(驱动程序)的旧版本的Linux脚本,便于Source Insight查看Xilinx的软件代码
Xilinx的开发工具SDK/Vitis都可以自动根据Vivado设计,创建软件工程,自动配置各个外部设备的驱动程序。为了兼容旧版本工程,SDK/Vitis里提供了多个IP版本的驱动程序。如果在SDK/Vitis的软件工程里查看代码,驱动程序都是正确的。
2021-08-17 |
Vitis
技术趋势推升组件要求 工业摄影机强化支持机器视觉
工业市场和医疗市场上的各类视觉应用,都期待摄影机的尺寸、速度、智能性和功耗水平能获得改善,特别是工业应用还对安全性、扩展温度效能和生命周期,有着更额外的要求。本文将探讨机器视觉、工厂自动化和机器人技术等应用中的部分此类需求。
2021-08-17 |
工业摄影机
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机器视觉
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SmartCamera
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每日头条
利用BittWare FPGA解决方案构建NVMe Over Fabrics
自从非易失性存储器快车(NVMe)协议问世以来,数据中心客户广泛采用了这项新技术,它为存储应用带来了更高的性能和低延迟。NVMe的功能集使该技术成为市场上增长最快的存储解决方案。国际数据公司预测,到2021年,基于NVMe的存储解决方案将产生超过50%的与主外部存储出货量相关的收入
2021-08-16 |
BittWare
,
NVMe
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FPGA加速
【 工程师分享】Versal AIE 上手尝鲜 2 -- Linux例程
最近陆陆续续有工程师拿到了VCK190单板。 VCK190集成了Xilinx的7nm AIE,有很强的处理能力。 本文介绍怎么运行Xilinx AIE的例程,熟悉AIE开发流程。
2021-08-16 |
Versal-AIE
,
Linux例程
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VCK190
【工程师分享】修改V4L2的Video Pipeline的devicetree
PetaLinux 能够根据Vivado的设计,自动生成V4L2的Video Pipeline的devicetree。但是它主要为Xilinx的VCU TRD服务,测试的组合比较少。很多时候,需要根据自己的工程,修改V4L2的Video Pipeline的devicetree。
2021-08-13 |
Petalinux
开发者分享 | 约束调试案例分析-如何判断路径的 timing exception 约束来自哪里?
随着设计复杂度和调用IP丰富度的增加,在调试时序约束的过程中,用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子,我的XDC里面并没有指定set_false_path,为什么有些路径在分析时忽略了?我怎么去定位这些约束是哪里设定的?本文结合一个具体案例,阐述了如何追溯同一时钟域内partial false path的来源,希望为开发者的设计调试提供一些技巧和窍门。
2021-08-12 |
时序约束
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Vivado
【工程师分享】vcu-ctrl-sw里decoder的退出机制
有工程师询问vcu-ctrl-sw里decoder的退出机制。 下面的内容,根据vcu-ctrl-sw 2020.2分析。
2021-08-11 |
VCU
【 工程师分享】 Versal AIE 上手尝鲜 -- Standalone例程
如果是VCK190 ES单板,需要在Lounge里申请"Versal Tools Early Eacess"; "Versal Tools PDI Early Eacess"的License,并在Vivado里使能ES器件。在Vivado/2020.2/scripts/init.tcl的文件里,添加“enable_beta_device xcvc*”,可以自动使能ES器件。
2021-08-10 |
Versal-AIE
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VCK190
FPGA 与 GPU 计算存储加速对比
为了提升计算基础设施的性能,并紧跟数据分析与 AI 不断攀升的需求,众多企业将硬件加速视为主要的解决方案。在大多数情况下,先进的可编程硬件(主要是指 GPU 和 FPGA)是加速的主要方式。通过使用这种先进的硬件,企业正在赢得计算优势;然而,对于编程难度,他们仍然存在合理的担忧。
2021-08-04 |
FPGA
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计算存储
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GPU计算
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每日头条
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