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技术
【工程师分享】更新的 AXI performance monitors (APM)测试工具
在博客文章 使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽 中介绍了DDR带宽测试工具"apm_main.elf"。使用过程中,发现还有些不足。它只能测试端口1/2/4/5,只能打印带宽。很多场合需要更多信息。于是更新了这个工具,可以测试所有端口
2021-09-09 |
AXI
,
APM
开发者分享 | 使用方法论报告 3:时序已满足,但硬件中存在 DDR4 校准失败
本篇博文中的分析是根据真实客户问题撰写的,该客户发现硬件中存在 DDR4 校准错误,不同板以及不同构建 (build) 之间出现的故障并不一致。本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
2021-09-02 |
时序约束
,
DDR4
,
方法论
依托基于 Zynq RFSoC 的数字基带验证毫米波 RF 电子器件
新兴的 5G 网络依托毫米波频谱运行,这意味着 5G 网络的性能优于 4G 网络,能够以更高的速度、更低的延迟传输更多数据。毫米波频谱技术发展前景广阔,但也使设备制造商面临大量设计挑战。例如,相比低频信号,毫米波频谱信号更易因大气及其他物体的阻隔而衰减。
2021-09-02 |
毫米波
,
5G网络
,
Matlab
Booting and Running Without External Memory - DDRLESS
在一些工业应用中不管出于成本还是功耗又或者集成难度可能不需要DDR,这些系统只需要很小的内存空间来存储和执行其应用程序,对于这些系统OCM可以满足其与存储器相关的需求。本文主要介绍在OCM空间不足时从flash执行应用程序时如何提高性能。
2021-08-31 |
OCM
,
DDRLESS
协处理器架构:一种用于快速原型开发的嵌入式系统架构
本文重点介绍分立式微控制器 (MCU) 和分立式现场可编程门阵列 (FPGA) 的组合,展示了这种架构如何适合高效和迭代的设计过程。利用研究资料、实证结果和案例研究,探讨这种架构的好处,并提供示范性的应用。读完本文,嵌入式系统设计者将对何时以及如何实现这种多功能硬件架构有个更好的理解
2021-08-27 |
协处理器架构
,
嵌入式系统架构
,
Vivado HLS
,
CEPD
构建BittWare的数据包解析器,HLS与P4的实现对比
BittWare的SmartNIC Shell和BittWare的Loopback Example的功能之一是一个数据包解析器/分类器,它可以从数据包中提取协议字段。通过这篇白皮书,我们不仅要描述我们的Parser,还要解释如何使用HLS来构建和配置它,从而获得比使用P4语言更好的实现。
2021-08-27 |
BittWare
,
P4
,
HLS
开发者分享 | 使用方法论报告 2:方法违例对于 QoR 的影响
本篇博文中的分析是根据真实客户问题撰写的,该客户发现不同操作系统间 QoR 性能存在差异。虽然可以理解赛灵思无法保证不同操作系统间的可重复性,正如"赛灵思答复记录 61599"中所述,但此处案例中出现的差异量级值得进一步深入调查。
2021-08-26 |
QoR
,
方法论
Vitis HLS 如何添加HLS导出的.xo文件?
HLS导出的.xo文件如何导入到Vitis里面?需要把.xo文件解压,然后把文件夹导入到Vitis Kernel/src文件夹下吗?
2021-08-26 |
Vitis-HLS
让机器人自适应未来环境变化
自动化可重复的工作、自主做出复杂决定,机器人正借由效率的提升持续改变着未来工作模式。机器人适应环境变化的能力越强,其所能提供的价值就越大。为什么固定功能芯片已难以满足机器人行业需求?
2021-08-25 |
机器人
,
自动化
,
每日头条
开发者分享 | 使用方法论报告 1:时序已满足,但硬件功能出现错误
本篇博文中的分析是根据客户真实问题撰写的,该客户发现即使时序已得到满足的情况下,硬件功能仍出现错误。最后发现,问题与时钟域交汇 (Clock Domain Crossing) 有关,因此,本篇博文介绍了如何调试设计中的时钟域交汇问题。
2021-08-19 |
时序
,
方法论
ADC/FPGA串连顺畅 JESD204B界面故障排除无碍
本文阐释了JESD204B标准的ADC与FPGA的接口,如何判断其是否正常工作,以及可能更重要的是,如何在有问题时排除故障。文中讨论的故障排除技术可以采用常用的测试与测量设备,包括示波器和逻辑分析仪,以及Xilinx的ChipScope或Altera的SignalTap等软件工具。同时说明了接口讯号传输,以便能够利用一种或多种方法实现讯号传输的可视化。
2021-08-19 |
JESD204B
,
JEDEC
Xilinx SRIO IP介绍和使用经验分享
随着PCIe接口、以太网接口的飞速发展,以及SOC芯片的层出不穷,芯片间的数据交互带宽大大提升并且正在向片内交互转变;SRIO接口的应用市场在缩小,但是由于DSP和PowerPC中集成了SRIO接口,因此在使用DSP/Power PC + FPGA的使用场景中仍然占有一席之地。
2021-08-18 |
SRIO
【工程师分享】自动删除Xilinx的SDK/Vitis下软件(驱动程序)的旧版本的Linux脚本,便于Source Insight查看Xilinx的软件代码
Xilinx的开发工具SDK/Vitis都可以自动根据Vivado设计,创建软件工程,自动配置各个外部设备的驱动程序。为了兼容旧版本工程,SDK/Vitis里提供了多个IP版本的驱动程序。如果在SDK/Vitis的软件工程里查看代码,驱动程序都是正确的。
2021-08-17 |
Vitis
技术趋势推升组件要求 工业摄影机强化支持机器视觉
工业市场和医疗市场上的各类视觉应用,都期待摄影机的尺寸、速度、智能性和功耗水平能获得改善,特别是工业应用还对安全性、扩展温度效能和生命周期,有着更额外的要求。本文将探讨机器视觉、工厂自动化和机器人技术等应用中的部分此类需求。
2021-08-17 |
工业摄影机
,
机器视觉
,
SmartCamera
,
每日头条
利用BittWare FPGA解决方案构建NVMe Over Fabrics
自从非易失性存储器快车(NVMe)协议问世以来,数据中心客户广泛采用了这项新技术,它为存储应用带来了更高的性能和低延迟。NVMe的功能集使该技术成为市场上增长最快的存储解决方案。国际数据公司预测,到2021年,基于NVMe的存储解决方案将产生超过50%的与主外部存储出货量相关的收入
2021-08-16 |
BittWare
,
NVMe
,
FPGA加速
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