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技术
Vivado FIR IP如何实现滤波器系数快速切换
在信道化到处理中有可能会涉及到滤波器变带宽的需求,这时可以利用IP(以Xilinx为例)提供多系数组功能
2022-10-11 |
雷达信号处理
,
滤波器
如何在vivado环境下利用RS IP核实现RS码的编译码
RS码是一种常用的纠错编码,本文主要介绍如何在vivado环境下利用RS IP核实现RS码的编译码。
2022-10-10 |
Vivado
,
RS码
,
ADC
【经验分享】Xilinx AXI VIP使用说明
本文就跟大家分享如何使用Xilinx AXI VIP对自己的设计搭建仿真验证环境的方法。
2022-10-08 |
AXI总线
,
FPGA设计
,
AXI-VIP
关于Xilinx ZYNQ Ultrascale+ MPSoC使用原生PS端DP接口实现Live模式输出的经验分享
分享如何使用Xilinx ZYNQ Ultrascale+ MPSoC的PS端原生DP接口实现LIVE模式输出3860*2140,30Hz视频。
2022-10-08 |
DP接口
,
Zynq-MPSoC
基于 FPGA 的图像及视频加密解密系统
本设计使用 Zynq7020 芯片采用自制的 双 hdmi 拓展板,结合 FPGA 与 ARM 的优势。在硬件层面分为加密端和解密端
2022-10-08 |
Zynq7020
,
视频加密
【工程师分享】解决问题Linux启动错误“ERROR: There's no '/dev' on rootfs.”不能mount sda2的根文件系统
使用KR260 PetaLinux 2022.1 BSP创建工程后,使用产生的wic文件烧录tf卡,Linux启动报告错误
2022-09-30 |
KR260
,
PetaLinux 2022.1
Zynq UltraScale+ RFSoC ZCU111 评估套件 (rev 1.0 EVB) — 运行 TRD 时测量的 VADJ 值与 SCUI GUI 中设置的不同
对于 ZCU111 rev 1.0 EVB 而言,如果 VADJ 值在 SCUI GUI 中配置为 1.8V(或保留默认值)
2022-09-30 |
ZCU111
简化FPGA电源系统管理,你可以试试这款产品!
FPGA广泛应用于各种电子系统,甚至取代ASIC,但其周围具有复杂的电源系统
2022-09-26 |
FPGA电源
,
电源系统管理
FPGA电源测试及几个典型案例
在硬件设计电路中,根据芯片功能复杂度,可编程芯片一般都需要不止一种供电电源来驱动芯片内部的不同功能块
2022-09-23 |
电源测试
,
FPGA电源
,
每日头条
在PetaLinux外部创建Linux 模块
PetaLinux 是一个强大的实用工具,支持设计人员轻松创建 Linux 镜像并在自己的目标平台上运行。
2022-09-23 |
Petalinux
,
LINUX
,
每日头条
Versal GTM复位不稳定导致间歇性链路故障
本篇设计咨询涵盖了 Versal GTM 复位不稳定问题
2022-09-20 |
Versal
,
GTM
一种适配Xilinx FPGA的时钟芯片--Microchip ZL30265/7
随着FPGA的功能越来越强大,并且有SOC等异构的架构不断演进,硬件设计也有更多的时钟要求
2022-09-20 |
ZL30265
,
时钟芯片
,
FPGA
【工程师分享】快速运行AMD Xilinx KR260的Linux
KR260首先从QSPI加载BOOT.BIN启动U-BOOT,U-BOOT再从SD(TF)卡的第1个分区(sda1)启动Linux内核
2022-09-19 |
KR260
,
LINUX
,
每日头条
如何在N多选择中,为FPGA原型验证系统规划实用高效的接口?
在较大的逻辑设计中,用于多片FPGA 切割处的互联IO之间的连接,一般通过互联电路板或特制线缆这两种形式进行互联。
2022-09-19 |
FPGA原型验证
,
FPGA接口
读懂用好Timing Constraints窗口
在调试时序约束的过程中,用户常常会对除了顶层约束外所涉及的繁杂的时序约束感到困惑而无从下手。
2022-09-16 |
时序约束
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