FPGA 开发圈 | FPGA 社区

关于Verilog中的几种赋值语句

连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

2019-09-18 | Verilog

Xilinx Srio详解&IP核使用

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

2019-09-18 | Xilinx, RapidIO

位宽不足时数据溢出导致系统“假性卡死”问题分析

一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象，最后一步步分析问题出现的原因是位宽不够导致的溢出。

2019-09-17 | Verilog, 程序设计

单口RAM、双口RAM、FIFO三者的关系

单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；

2019-09-17 | RAM, FIFO

FPGA设计的几种常用基本时序路径

在高速的同步电路设计中，时序决定了一切，要求所有时序路径都必须在约束限制的时钟周期内，这成为设计人员最大的难题，因此，首先确定和分析基本时序路径有助于设计者快速，准确地计算时序裕量，使系统稳定工作，XILINX公司提倡的几种常用基本路径。

2019-09-17 | FPGA, 时序

【视频】Xilinx：加速视频及图像处理

赛灵思视频加速技术研讨会上，讲师”Sean Gardner"作演讲“加速视频及图像处理”。

2019-09-17 | 研讨会, 加速视频, 图像处理

ZYNQ进阶之路2-PL端PWM输出呼吸灯设计

在 ZYNQ进阶之路1 中我们讲解了PL端LED流水灯的工程的建立，编码，综合和下载！本节主题，PL端PWM输出设计，讲解怎么用ZYNQ PL端简单实现2通道PWM波输出，其中工程创建过程以及综合生成bit文件过程不再累述！

2019-09-16 | PWM, Zynq

重温FPGA设计流程七：(纯Verilog实现数字频率计)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-09-16 | FPGA设计

详解Python拼接字符串的七种方式

忘了在哪看到一位编程大牛调侃，他说程序员每天就做两件事，其中之一就是处理字符串。相信不少同学会有同感。几乎任何一种编程语言，都把字符串列为最基础和不可或缺的数据类型。而拼接字符串是必备的一种技能。今天，我跟大家一起来学习Python拼接字符串的七种方式。

2019-09-16 | python

Xilinx AI 方案与资源更新一览（二）

接上文：Xilinx AI 方案与资源更新一览（一）全新成功案例——百度将赛灵思 ZU5 用于 Apollo ACU Advanced，百度在 2019 年 7 月于北京举办的年度 AI 开发者大会上推出用于自动代客泊车 (AVP) 的 Apollo ACU Advanced。

2019-09-16 | Xilinx, AI方案

【视频】高效视频处理与 AI 融合架构

赛灵思视频加速技术研讨会上，讲师”廖玉峰"作演讲“高效视频处理与 AI 融合架构”。

2019-09-12 | 视频处理, 人工智能, 研讨会

学会Zynq（24）UART控制器简介

本文简单介绍Zynq中的UART控制器，重点放在编程所需了解的知识。很多功能使用库函数可以快速配置，因此没必要仔细了解每个寄存器是干什么的这种问题，应把精力放在UART的特性、工作原理和可实现功能方面。

2019-09-12 | Zynq, UART

Verilog语言设计增加延时的正确方法

在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。

2019-09-12 | Verilog

【免费研讨会】 Xilinx 最新 AI 技术和资源分享

时间：2019年9月26日上午10:00 - 11:30，本次研讨会同时适用于边缘（Edge）和云（Cloud）应用，内容将包含：AI 技术与应用的趋势和挑战；赛灵思 AI 应用和技术的最新进展；与 AI 从业人员的互动探讨。

2019-09-12 | 研讨会

开启 5G NR 海量连接时代，第二代 Xilinx 单芯片射频平台现已量产

第二代 Zynq UltraScale+ RFSoC 器件现已量产！！屡获殊荣的赛灵思 Zynq® UltraScale+™ RFSoC，将高性能数据转换器集成于一个硬件可编程的 SoC 上，是面向 5G 海量 MIMO 的业界唯一自适应单芯片射频平台。第二代器件现已全面量产，可立即支持最新 5G 应用。

2019-09-12 | 5GNR, Zynq-UltraScale, RFSoC

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。