FPGA 开发圈 | FPGA 社区

【视频】UltraScale 架构收发器

回顾 UltraScale 架构中的收发器增强特性。

2018-08-31 | 收发器, UltraScale

学会System Generator（14）——不同溢出与量化方式的对比

本文是该系列的第14篇。第5篇中在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。溢出（Overflow）方式对比从Simulink向System Generator的数据转换过程中可能会出现溢出（Simulink中的值超出了所设置数据格式能够表示的范围... 阅读详情

2018-08-31 | System Generator

利用 SoM 实现嵌入式微处理器/FPGA 组合设计和项目的快速运行

作者：Steve Leibson 很多嵌入式设计使用基于微处理器和微控制器的单板计算机 (SBC) 和系统级模块 (SoM)（例如，请参阅“使用 Raspberry Pi 3 构建低成本工业控制器”）。但是，更多嵌入式应用无法忍受与软件相关的响应时间所带来的延迟。这些应用需要只有定制硬件方可实现的额外性能，而开发定制硬件的最快捷方法就是使用 FPGA。本文将讨论使用 SoM... 阅读详情

2018-08-30 | TE0720, Zynq-7000, Zynq

【视频】面向 UltraScale 存储 IP 的 Vivado 硬件管理器

了解如何使用 Xilinx SDK 创建 Linux 应用我们还将介绍和演示 SDK 特性 - 支持 Linux 应用程序开发和调试的不同方面。过程快速简便。

2018-08-30 | SDK, Vivado

Vivado,SDK怎么设置字体大小

vivado: 1,打开vivado,选择菜单栏里的Tools->options 2,选择options里的TextEditor->fonts SDK: 1,打开SDK，选择Window->Preferences

2018-08-30 | SDK, Vivado

PCIe学习（二）——PCIe DMA关键模块分析之一

简介经过一段时间的学习，这里将PCIe DMA模式的学习结果做一个总结，由于手里没有包含PCIe的板子，因此和学习PIO一样对DMA模式中的关键模块的代码进行逐条分析，希望对和我一样的初学者有所帮助。软件：VIVADO2017.4。第一步：PCIe DMA基础知识在上一篇博客 PCIe学习（一）中已经对PCIe的部分基础知识进行了陈述，这里就不再赘述。... 阅读详情

2018-08-30 | PCIe

Gartner公布将模糊人机界限的五大新兴科技趋势

全球领先的信息技术研究和顾问公司Gartner发布的2018年新兴科技技术成熟度曲线指出了35项不容错过的技术，并由此揭示出五大将模糊人机之间界限的新兴科技趋势。诸如人工智能（AI）之类的新兴科技在协助企业开展无所不在的、始终在线且与商业生态系统长久相连的业务，从而获得未来发展方面发挥着至关重要的作用。 Gartner研究副总裁Mike J. Walker表示：“... 阅读详情

2018-08-30 | 人工智能, 人机界限, 新兴科技

Python字符串拼接六种方法介绍

1.加号第一种，有编程经验的人，估计都知道很多语言里面是用加号连接两个字符串，Python里面也是如此直接用“+”来连接两个字符串； print 'Python' + 'Tab' 结果： PythonTab 2.逗号第二种比较特殊，使用逗号连接两个字符串，如果两个字符串用“逗号”隔开，那么这两个字符串将被连接，但是，字符串之间会多出一个空格； print 'Python','Tab' 结果... 阅读详情

2018-08-29 | python

赛灵思最新深度神经网络推理器xDNN参数曝光

继年初发布新一代FPGA框架后，FPGA巨头赛灵思在Hot Chips大会揭露了最新一代深度神经网络推理装置xDNN的部分规格参数。随着更多定制芯片的发展，现如今AI芯片的战火已经蔓延到推理领域。赛灵思的xDNN可配置、可复写，进行多任务处理，还配有Tensor内存。目前来看，FPGA可能没有像一些人预期的那样在深度学习的训练空间中占据一席之地，但AI推理的低功耗、... 阅读详情

2018-08-29 | AI芯片, xDNN, 深度神经网络, 赛灵思

Vivado使用技巧（14）——IO规划方法详解

本系列第13篇简单介绍了使用RTL工程IO布局工程两种方法定义IO Ports。在I/O Planning View Layout中（IO布局工程中是Default Layout），显示了FPGA器件资源、封装管脚、I/O Ports等详细信息。设计者借助这些信息来完成I/O规划。创建单端/差分I/O Ports RTL工程会直接从RTL设计中获取I/O端口信息；IO布局工程可以从CSV/... 阅读详情

2018-08-29 | IO布局, Vivado

PCIe学习（一）：PCIe基础及生成PIO例程分析

简介学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，希望对和我一样的初学者有所帮助。软件：VIVADO2017.4 第一步：PCIe基础知识... 阅读详情

2018-08-29 | PCIe

如何使用 HSI 为定制 IP 创建驱动程序？

本文主要介绍如何使用 HSI 工具来创建一个定制驱动程序，使 xparameters.h 文件驻留在 SDK 中。第 1 步：在 IP 打包器中创建 IP 在以下实例中创建一个简单的 AXI 从 IP 并连接至 MPSoC 器件：默认情况下，IP 打包器为 IP 生成一个简单的驱动程序，以便在硬件导出至 SDK 时，将该驱动程序打包在硬件平台中。

2018-08-28 | SDK

学会System Generator（13）——Vivado HLS调用C/C++代码

本文是该系列的第13篇。Vivado HLS是Xilinx FPGA开发套件中的一款软件，可以使用C/C++语言进行设计，并转换为RTL级模型。System Generator中的Vivado HLS block可以将HLS开发软件设计的C/C++代码整合到Simulink环境中，利用Simulink强大的仿真特性对设计进行仿真测试。 ug948中提供的官方例程为图像的中值滤波，... 阅读详情

2018-08-28 | System Generator, Vivado HLS

Zynq-7000 PS到PL端emio的使用

作者：OpensLee，FPGA开源工作室 1 背景知识上一节《Zynq-7000 ARM端MIO的使用》讲解了PS端MIO的使用，本节讲解ARM处理器通过emio(Extendable Multiuse I/O)控制PL端接口。如下图所示，ZYNQ-7000的GPIO分为两种（MIO,EMIO）。EMIO分布在Bank2和BANK3，共有64个引脚可以使用。如下图所示，... 阅读详情

2018-08-28 | Zynq-7000

解开电源模块降额曲线的奥秘

作者：作者：德州仪器 Chris Glaser 随着电子设备的尺寸越来越小，电源设计人员在设计电源时必须考虑热限值的问题。如果一个较小的电源无法在特定的应用环境（包括环境温度）下以高负载运行，那么它就等同于没有用处。降额曲线中就有一种常见的热限值，该热限值可以在大多数的电源模块数据表中看到。降额曲线能够显示在不同环境温度下可拉电流或功率的大小，同时仍然保持电源模块在其温度规格范围内（... 阅读详情

2018-08-28 | 电源管理, 降额曲线