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芯华章推出新一代高性能FPGA原型验证系统
Versal GTM如何用XSIM仿真和观察PAM4信号
SERDES是什么?为什么要使用SERDES?
Xilinx SDK 初学之——PS对PL寄存器的读写控制
对于FPGA编程时的v文件中的寄存器,在SDK编程时需要一些读写操作,以实现PS与PL部分的信息交换。下面用一具体例子记录所需要的步骤 。如若有误请指正。 首先需要将v文件代码封装为带有AXI总线的IP,才能实现PS与PL的通信。步骤如下: 1、vivado中打开工程,Tools->Create and Package IP,下一步; 2、选择封装带有AXI4总线的,如下图: 3、...
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2018-08-21 |
Xilinx-SDK
Vivado使用技巧(12)——设置DCI与内部参考电压
DCI与内部参考电压 Xilinx FPGA提供了DCI(Digitally Controlled Impedance)技术,包括两个功能:(1).控制驱动器的输出阻抗;(2).为驱动器或发送器添加一个并行端接,在传输线上得到精确的特征阻抗匹配,以提高信号完整性。DCI会主动调整I/O bank内的阻抗,以调整放在VRN和VRP管脚之间的外部精准参考电阻,这样可以补偿由于工艺变化、...
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2018-08-21 |
DCI技术
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Vivado
FPGA中有符号数和无符号数的加法运算
FPGA中有符号数和无符号数的加法运算 首先定义一个B比特的二进制数: verilog HDL表示正数就按一般的规则即可,这里主要讲如何表示负数? 无符号数 将(1)转换成十进制为: 有符号数 有符号数则指所有二进制数均是补码形式的整数。 首先声明端口时增加signed关键字即可。对于B比特的二进制数据,装换成十进制数为:
2018-08-20 |
加法运算
Zynq AXI总线
zynq AXI是很重要的内容,本篇仅是简单的介绍。大量参考了其他书籍。 AXI (Advanced eXtensible Interface) 本是由ARM公司提出的一种总线协议, Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持,目前使用 AXI4 版本。 1.AXI总线 ZYNQ有三种AXI总线: (1)AXI4:(For high-performance memory-...
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2018-08-20 |
AXI总线
FPGA实现Cortex-M0 SOPC的初步实践
作者:葛兴 cortex-M0是ARM公司的一款开源内核,以低功耗著称,本文提纲挈领的讲述了用FPGA实现SOPC的流程。 1、开源核心 从头开始,在ARM官网上注册,下载ARM cortex M0的源代码以及大量的参考学习文献。 2、接口表 明确了cmsdk_mcu的系统接口表及其意义,列出了接口表。
2018-08-20 |
FPGA
Xilinx DDR IP详解与时序分析
DDR3:使用流程 一. 配置过程 1>首先找到IP核 2>选择兼容的片子,这个ddr兼容K7系列的三个片子 3>选择ddr3 4>配置工作时钟部分 配置时钟前我们先了解一下ddr3的ip核的时钟关系,如下图,共三个时钟。Ip核心的工作时钟和参考时钟,必须直接连在电路板上,不可由IP核分频得到。
2018-08-20 |
DDR3
Vivado及Zynq使用经验
1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后,打开综合结果,set debug内这些标记的信号全部在网标内,不会被优化掉。如果不在代码里加这些标记,直接在综合结果里添加net,很多感兴趣的信号会被优化掉,且残缺不全。 2.若果debug核使用的时钟是zynq ps端输出的时钟,那么烧录完bit文件后,是不会自动弹出debug界面的,...
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2018-08-20 |
Vivado
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Zynq
【视频】Python 让电子驱动器更智能化
电子驱动器在工业物联网/工业4.0 时代已经与以往时期不同了,它们被寄望于能担负更多的功能,而不仅仅只是用于控制马达。那么对于新的工业时代下,电子驱动器将能担负什么样的功能?以及如何去实现他们呢?欢迎您观看以下快速上手视频,了解赛灵思是如何使用 Python 使得电子驱动器更加智能、更具自适应性,从而满足新工业时代的需求。视频还演示了如何使用该工具包。
2018-08-17 |
python
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工业物联网
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电子驱动器
FPGA学习-Xilinx FPGA架构介绍
作者:Kevin Zhang 在学习FPGA一段时间之后,昨天和师兄交流面试题,题目中问CLB、LUT的概念,我都是不知道这是什么?经过学习,总结如下内容: FPGA可以分为以下三种资源: 1. 逻辑资源:包含CLB,block rams,乘法器 2. 连接资源:可编程互联线、IOB 3. 其他资源:全局时钟网络; 4. 当然高端的FPGA除了以上三种资源,还有集成了其他资源:ARM核、...
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2018-08-17 |
FPGA架构
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Xilinx
【视频】SK电讯部署赛灵思FPGA用于AI加速
SKT 的自动语音识别 (ASR) 系统采用赛灵思® Kintex® UltraScale™ FPGA为其声控助手 NUGU 加速。与使用 GPU 相比,SKT 的自动语音识别应用性能提高了 5 倍,单位功耗性能也提高了 16 倍。
2018-08-17 |
SK电讯
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FPGA
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AI加速
Vivado HLS入门(一)
作者:OpenS_Lee 1 概述 在集成电路行业飞速发展的今天,缩短产品开发的周期而又不牺牲验证过程,这不可避免地成为了商业市场的一个关键因素。Xilinx Vivado High Level Synthesis (即Vivado HLS,高层综合)。这个工具直接使用C、C++或SystemC 开发的高层描述来综合数字硬件,这样就不再需要人工做出用于硬件的设计,像是VHDL 或Verilog...
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2018-08-17 |
Vivado HLS
SK电讯部署赛灵思FPGA用于AI加速,超越GPU实现5倍性能 或16倍功耗性能比
赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX) ) 与 SK 电讯 (SKT) 今天共同宣布:SKT 已在其数据中心中部署赛灵思 FPGA,为其人工智能 (AI) 加速。SKT 的自动语音识别 (ASR) 系统采用赛灵思® Kintex® UltraScale™ FPGA为其声控助手 NUGU 加速。与使用 GPU 相比,SKT 的自动语音识别应用性能提高了 5 倍,...
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2018-08-16 |
AI
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SK电讯
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智能音箱
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自动语音识别
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Kintex-UltraScale
XDF 演讲征集倒计时!!
最后一天!最后一天!! 1,500+ 创新创业开发者云集的盛会,期待聆听来自您的分享! 2018 年 XDF (赛灵思开发者大会) 免费演讲征集马上结束,倒计时24小时!!基于赛灵思技术分享创新设计,交流最新产品和方案,与上千开发者及上百赛灵思及行业专家一起激荡脑力,站在技术与应用的最前沿。 XDF(赛灵思开发者大会)欢迎您!!! 以下主题列表供您参考,但您的创意无需受限于这份列表。
2018-08-16 |
XDF-2018
Vivado报告指定路径时序
Vivado运行Report Timing Summary时,只显示各个子项目最差的十条路径,很可能并不包含你最关心的路近,这个时候显示指定路径的时序报告就显得很重要了,下面就简单介绍一下Vivado下显示指定路径时序报告的流程。 1.打开布局布线后的结果 2.指定到工具下的时序报告 3.选择路径的起点和终点
2018-08-16 |
Vivado
汽车雷达传感器和拥挤不堪的无线电频谱: 城市电子战场?
作者:Sefa Tanis 随着汽车雷达越来越普及,城市环境中拥挤不堪的射频频谱将变成一个电子战场。雷达将面临无意或有意干扰的组合式攻击,设计人员必须像在电子战(EW)中一样实施反干扰技术。 汽车雷达通常会遭受拒绝式或欺骗式干扰。拒绝式干扰会致盲受害车辆雷达。这种技术会降低信噪比,导致目标检测的概率降低。另一方面,欺骗式干扰会让受害车辆雷达"认为"存在虚假目标。受害车辆雷达失去追踪真实目标的能力...
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2018-08-16 |
5G毫米波
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汽车雷达
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