YunSDR通信小课堂-Versal Al Core专题(第44讲)
judy 在 周二, 05/06/2025 - 09:53 提交
AI Engine阵列界面有三种类型的AI Engine界面平铺。AI Engine阵列的每一列都有一对一的接口Tile对应
All node
Vitis HLS 系列 1：Vivado IP 流程（Vitis 传统 IDE）
judy 在 周三, 04/30/2025 - 13:16 提交
这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器
FPGA 大神 Adam Taylor 使用 ALINX VD100（AMD Versal系列）开发平台实现图像处理
judy 在 周三, 04/30/2025 - 10:37 提交
这是一块基于 AMD Versal Edge AI 平台的开发板，功能特别强大，可以用来做图像处理、人工智能等各种高阶应用。
YunSDR通信小课堂-Versal AI Core专题（第43讲）
judy 在 周三, 04/30/2025 - 09:44 提交
本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。
如何使用One Spin检查Vivado Synth的结果（以Vivado 2024.2为例）
judy 在 周二, 04/29/2025 - 16:35 提交
本文讲述了如何使用 One Spin 检查 AMD Vivado™ Design Suite Synth 的结果（以 Vivado 2024.2 为例）。
YunSDR通信小课堂-Versal AI Core专题（第42讲）
judy 在 周二, 04/29/2025 - 10:58 提交
AI Engine内存模块有32 KB的数据内存，分为八个存储体、一个内存接口、DMA和锁。传入和传出方向都有DMA，每个内存模块内都有一个Locks块
耐辐射双相通用® FPGA 电源参考设计
judy 在 周二, 04/29/2025 - 10:28 提交
TIDA-010958 是一种面向 AMD® Versal® AI Core XQRVC1902 内核电源轨的耐辐射同步降压电源参考 设计。此设计非常适用于 12V 输入操作，可生成 0.8V 的输出电压和最大 80A 的输出电流
Versal Clock Wizard AXI DRP 示例
judy 在 周一, 04/28/2025 - 15:18 提交
我们将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。
YunSDR通信小课堂-Versal AI Core专题（第41讲）
judy 在 周一, 04/28/2025 - 10:09 提交
AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能