All node | FPGA 开发圈

DMA/Bridge Subsystem for PCI Express 产品指南 (v4.1)

judy 在周三, 03/22/2023 - 09:34 提交

赛灵思 DMA Subsystem for PCI Express® 可实现高性能、可配置的分散聚集 DMA

judy 在周二, 03/21/2023 - 16:03 提交

Vitis软件平台由适用于交互式工程开发的集成设计环境和适用于脚本化或手动应用开发的命令行工具组成

judy 在周二, 03/21/2023 - 11:10 提交

Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP

judy 在周二, 03/21/2023 - 11:00 提交

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。

yangyf000 在周二, 03/21/2023 - 09:02 提交

在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context

judy 在周一, 03/20/2023 - 16:17 提交

本文描述如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal® ACAP 器件生成启动镜像。

yangyf000 在周一, 03/20/2023 - 15:34 提交

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环

judy 在周一, 03/20/2023 - 11:15 提交

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备

judy 在周一, 03/20/2023 - 09:11 提交

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种

judy 在周五, 03/17/2023 - 15:10 提交

在不带内置ARM核的AMD FPGA产品系列中，FPGA的程序加载方式并没有发生大的变化

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。

本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。