IP 远程广播制作基于云的工作流程三大考量因素
judy 在 周四, 09/15/2022 - 10:43 提交
与众多其他行业一样，广播商和内容制作商的工作流也受到了思维模式变化带来的影响
All node
Zynq 助力NI roboRIO 机器人设计平台
judy 在 周四, 09/15/2022 - 09:29 提交
RoboRIO 是一款基于可重配置硬件的平台，主要用于学术用途
Versal AI Edge 系列现已发货！
judy 在 周四, 09/15/2022 - 09:04 提交
AMD 近期已开始出货 Versal® AI Edge VE1752 ACAP 预生产器件。
在Xilinx平台使用V4L2框架编程实现视频输入
judy 在 周三, 09/14/2022 - 17:19 提交
V4L2是Video for Linux2的简称,为Linux中关于视频设备的内核驱动。在Linux中，视频设备是设备文件
Vivado将.v文件作为模块加入Block Design
joycha 在 周三, 09/14/2022 - 17:00 提交
用Vivado开发ZYNQ时，常用到Block Design。Block Design中不仅仅可以添加IP核
使用 Kria KR260 SOM 机器人入门套件开始设计
judy 在 周三, 09/14/2022 - 09:30 提交
该演示简要介绍了 Kria™ 系统级模块和 KR260 机器人入门套件。
JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介
judy 在 周三, 09/14/2022 - 09:24 提交
一般来说，如果在IPcore配置正确的话，不太需要通过AXI指令来进行参数的修改，不过如果能够支持AXI指令
车载多传感器融合方案
judy 在 周二, 09/13/2022 - 17:55 提交
下一代 7nm 工艺 Versal 实现 4 路 2MP，2 路 8MP 30FPS 相机，1 路激光雷达，1 路毫米波雷达的数据通道处理
Vivado 综合出现中断、失败、“PID not specified”
judy 在 周二, 09/13/2022 - 15:45 提交
在对工程进行综合时，出现综合过程中出现中止或者完全不启动综合，类似下图，明明点击综合启动了几分钟
使用Vitis HLS创建属于自己的IP
judy 在 周二, 09/13/2022 - 09:49 提交
LUT 或 SICE是构成了 FPGA 的区域。它的数量有限，当它用完时，意味着您的设计太大了！