开发者分享 | Alveo加速卡上管理子系统 CMC 介绍
judy 在 周四, 03/25/2021 - 10:32 提交
Alveo 加速卡除了有我们 ultrascale+系列的芯片以外，还有 TI 的 MSP432，它的作用就是监控板子的状态，比如电流电压温度等信息。主控端可以通过 FPGA，访问 MPS432，然后获取这些信息。那么怎么样简单的获得这些信息呢，为此我们准备了 CMSIP。
All node
【视频】汽车智能化与 Xilinx 自适应方案与技术
judy 在 周四, 03/25/2021 - 09:57 提交
本视频介绍了Vitis和Vitis-AI，将重点讲解Vitis-AI的设计流程以及如何在边缘和云端器件上进行部署。
Xilinx FPGA AXI4总线实例介绍（二）：5 个读写通道
judy 在 周四, 03/25/2021 - 09:32 提交
AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间双向传输，且数据传输大小可以不同。AXI4中的限制是一个突发事务（Burst）最多可以传输256个数据，AXI4-Lite只允许每个事务传输1个数据。
自适应 SoC，让IP音视频传输充满更多可能
judy 在 周三, 03/24/2021 - 15:13 提交
作为音视频行业各种设备制造商的供应商，客户经常会来咨询，我们认为哪一种 IP 音视频传输标准将最终胜出。我们看到广播行业曾经出现过这样的不确定性和混乱时期。当时存在多项相互竞争的协议，竞相角逐同样的应用，造成整个行业在一段时间里踌躇不前，发展停滞。
护航“毅力号”火星探索之路
judy 在 周三, 03/24/2021 - 10:27 提交
在探索宇宙的道路上，无数顶尖的科学家、企业都为之做出了自己的贡献。可以说，人类对宇宙的征途，是所有相关人员、企业的智慧结晶。作为自适应计算的领军者，赛灵思在充满未知的宇宙探索领域，贡献了不可忽视的力量。
用户指南 | UltraFast：降本增效最佳实践
judy 在 周三, 03/24/2021 - 09:59 提交
赛灵思 UltraFast™ 设计方法旨在帮助简化当今器件设计进程的最佳实践，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛提供推荐方法背后的原理，以支持用户制定出明智的设计决策。
低成本快速升级，为工程师们“擦亮眼”
judy 在 周三, 03/24/2021 - 09:41 提交
具有“工程师的眼睛”美称的示波器，是如今数字时代设计、制造、维修电子设备时不可或缺的工具。它能帮助工程师查看时域和射频域中的各种模拟信号和数字信号、观察高速数字总线的信号完整性或检查电源的电压和电流
【下载】Versal ACAP 硬件、IP 和平台开发方法指南
judy 在 周二, 03/23/2021 - 14:56 提交
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。
【Zynq-7000 SoC 设计咨询】：BootROM NAND 驱动中发生缓冲器上溢
judy 在 周二, 03/23/2021 - 11:27 提交
从 NAND 闪存启动 Zynq-7000 SoC 器件时，BootROM 中的 NAND 驱动在 NAND 参数页面 (Parameter Page) 中执行读取时不会对输入进行验证。如果从参数页面读入的备用字节包含恶意的非法值，则会导致缓冲器上溢，从而可能导致执行任意代码。
DDS原理及FPGA实现
guanxiao_505740 在 周二, 03/23/2021 - 09:47 提交
一个按一定速度沿x轴行进，同时半径按一定频率在圆周上滑动的圆，最后留下的痕迹就是一个正余弦波。DDS全称直接数字频率合成（Direct Digital Synthesis）,简单来讲，分以下几步：