Xilinx原语使用方法
匿名 在 周一, 01/18/2021 - 16:20 提交
Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。
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【视频】Xilinx 运行时 (XRT) 的几大要素
judy 在 周一, 01/18/2021 - 10:33 提交
本视频介绍了一些关于XRT的要点
基于ZYNQ的光纤-以太网高速传输系统设计
judy 在 周一, 01/18/2021 - 10:25 提交
为满足合成孔径雷达实时成像、数据回放等高速可靠数据传输需求，解决传统数据传输系统由于接口要求高、体积与功耗大以及网络配置不灵活等原因不适合用于外场试验的问题，基于 ZYNQ 芯片设计一种光纤接口到以太网接口的数据传输系统。主要介绍数据传输流程的实现方法，并提出一种三级乒乓和指令并行的优化策略保证数据正确，提高传输速度
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十七章 Vitis准备工程及注意事项
judy 在 周一, 01/18/2021 - 09:42 提交
所有的工程目录下都有个bootimage文件夹，存放了对应的BOOT.bin文件，可将此文件拷贝到Vitis_image_download文件夹，覆盖原有的BOOT.bin。也可以把BOOT.bin放到SD卡启动验证功能
【下载】在AI引擎上实现逐块可配置的快速傅里叶变换应用说明
judy 在 周五, 01/15/2021 - 15:46 提交
快速傅立叶变换(FFT)已被广泛应用于各种信号处理算法中，这些算法通常需要可配置FFT大小的高吞吐量。本应用说明展示了在Xilinx® Versal™ AI Core器件中的AI Engine (AIE)阵列上高效的FFT实现。
【视频】DPU 通过命令行集成 Vitis Flow
judy 在 周五, 01/15/2021 - 11:21 提交
本视频重点介绍如何在命令行模式下将DPU 作为 HLS 内核与 Vitis 2020.2 和 Vitis AI 1.3 集成。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十六章 7寸液晶屏显示实验
judy 在 周五, 01/15/2021 - 10:09 提交
基于HDMI输出实验，本章介绍7寸液晶屏的显示。LCD屏显示方式从屏幕左上角一点开始，从左向右逐点显示，每显示完一行,再回到屏幕的左边下一行的起始位置，在这期间，需要对行进行消隐，每行结束时，用行同步信号进行同步
Vivado IDDR与ODDR原语的使用
guanxiao_505740 在 周五, 01/15/2021 - 09:42 提交
在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单沿变双沿的方法，也就是使用原语进行一些列的操作。
【下载】Beamforming在AI引擎上的实现
judy 在 周四, 01/14/2021 - 15:01 提交
多输入多输出（MIMO）技术已被许多无线系统采用，以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。
【视频】Vitis AI 端到端工作流程
judy 在 周四, 01/14/2021 - 10:18 提交
视频首先简要介绍 Vitis AI，然后逐步介绍 Vitis AI 1.3 工具的端到端使用。