Unroll & Pipeline | 细粒度并行优化的完美循环
judy 在 周四, 01/07/2021 - 14:36 提交
HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。
All node
赋能汽车/AI/医疗的 Versal AI 引擎，点这里了解详情
judy 在 周四, 01/07/2021 - 10:45 提交
在 1月19日 的线上研讨会上，我们将邀请赛灵思软件与 AI 部门的专家与大家分享集成了 AI 引擎的 Versal AI Core 器件与 CPU/ GPU / FPGA 的算力比拼；Versal AI Core 在自动驾驶、机器学习、智慧医疗等领域的实际案例；另外，还有最新发布的 Vitis 1.3 的十大亮点功能的分享和探讨。干货满满，不容错过。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十二章 RS422实验
judy 在 周四, 01/07/2021 - 09:51 提交
本章利用AN3485模块实现RS422接口数据传输。关于模块，在前面的RS232实验中已经介绍过，本实验不再赘述。RS422与RS232在与FPGA的连接的接口上是一样的，都是TXD和RXD，因此，本实验在RS232实验的基础上，例化出两路连接到RS422接口芯片MAX3490上
Xilinx AXI Interconnect
joycha 在 周四, 01/07/2021 - 09:10 提交
在 AMBA 系列之 AXI 总线协议初探 中，了解到 AXI 总线交互分为 Master / Slave 两端，而且标准的 AXI 总线支持不同的位宽，既然是总线，那么必须要支持总线互联，多 Master，多 Slave的场景
AI 医疗诊断秘笈：唯快与准不破
judy 在 周三, 01/06/2021 - 10:07 提交
在日本广岛大学纳米元件与生物融合科学研究所（简称广岛大学），一种借助机器学习量化肿瘤产生和侵袭性的新技术正处于开发中。广岛大学希望将预防医学和疾病早诊断与电子技术、生物技术相结合，帮助肿瘤学前沿的医疗从业人员减轻工作负担，同时也为大众提供先进的医疗。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十一章 RS232实验
judy 在 周三, 01/06/2021 - 09:49 提交
本章采用AN3485模块的RS232电路实现UART数据传输。
AXI总线协议总结
joycha 在 周三, 01/06/2021 - 09:21 提交
在介绍AXI之前，先简单说一下总线、接口以及协议的含义。总线、接口和协议，这三个词常常被联系在一起，但是我们心里要明白他们的区别。
SerDes的新架构
judy 在 周三, 01/06/2021 - 09:04 提交
串行器/解串器（SerDes）电路多年来一直在帮助芯片间进行告诉数据通信，但新的工艺技术正迫使它以意想不到的方式进行调整和改变。