TVM学习（四）codegen
judy 在 周一, 12/28/2020 - 15:15 提交
接着上一章继续深入代码，在BuildRelay中会调用Codegen函数。这个函数实现在src/relay/backend/graph_runtime_codegen.cc中。Codegen实现了内存的分配，IR节点到TIR节点的转换，tir图节点的一个调度优化。
All node
PYNQ的常见问题
judy 在 周一, 12/28/2020 - 10:04 提交
PYNQ框架的设计初衷是通过高层次的封装，将底层硬件FPGA实现细节与上层应用层的使用脱耦，对软件开发者来说，PYNQ框架已经提供了完整的访问FPGA资源的library，让上层应用开发者通过Python编程就可以调用FPGA模块，不需要懂Verilog/VHDL硬件编程就可以享受FPGA可并行计算、接口可方便扩展和可灵活配置带来的诸多好处
如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器？
judy 在 周一, 12/28/2020 - 09:50 提交
Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。
因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章 FPGA片内RAM读写测试实验
judy 在 周一, 12/28/2020 - 09:30 提交
RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM，FIFO的基础。本实验将为大家介绍如何使用FPGA内部的RAM以及程序对该RAM的数据读写操作。
使用赛灵思MATLAB & Simulink Add-on插件面向 Versal AI 引擎设计
judy 在 周五, 12/25/2020 - 17:09 提交
赛灵思 MATLAB & Simulink Add-on插件是将 ModelComposer 和 System Generator forDSP 完美结合的统一工具。它是一种基于模型的设计工具，帮助算法和 RTL /硬件开发者在 MathWorks Simulink® 环境中以赛灵思器件为目标，快速开展设计与探索。
Vivado 开发教程(三) 在SDK中创建应用工程
guanxiao_505740 在 周五, 12/25/2020 - 14:03 提交
本文介绍如何导出硬件平台, 并启动SDK开发应用程序及板级支持包(BSP)。
2018.2 Ultra96：从 Matchbox 桌面关断 PetaLinux BSP，无法关断电路板
judy 在 周五, 12/25/2020 - 10:20 提交
使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第四章 PL的LED实验
judy 在 周五, 12/25/2020 - 09:56 提交
在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次，实现亮、灭、亮、灭的控制。会控制LED灯，其它外设也慢慢就会了。
【下载】H.264/H.265 视频编解码器单元解决方案
judy 在 周四, 12/24/2020 - 12:02 提交
本文描述了用于 Zynq® UltraScale+™ MPSoC 的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码单元 (VCU) 内核。以60帧/秒的速度压缩/解压分辨率高达3840×2160 px的同步视频流。
Xilinx异步FIFO的大坑
joycha 在 周四, 12/24/2020 - 11:46 提交
FIFO是FPGA处理跨时钟和数据缓存的必要IP，可以这么说，只要是任意一个成熟的FPGA涉及，一定会涉及到FIFO。但是我在使用异步FIFO的时候，碰见几个大坑，这里总结如下，避免后来者入坑。