国微思尔芯重磅发布Logic Matrix ，改写原型验证大容量高性能新标准
judy 在 周四, 12/31/2020 - 13:42 提交
此次重磅推出的Logic Matrix共有两个系列：LX1和LX2。它们是分别采用的是赛灵思UltraScale VU440 和UltraScale+ VU19P两款FPGA。两个系列在数据表现上均十分出众
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【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片内FIFO读写测试实验
judy 在 周四, 12/31/2020 - 09:27 提交
FIFO是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。本章主要介绍利用XILINX提供的FIFO IP进行读写测试。
1024bit以上大位宽可重构包处理器可编程CRC算法的设计与实现
judy 在 周三, 12/30/2020 - 15:35 提交
循环冗余码校验（CRC）是一种众所周知的错误检测代码，已广泛用于以太网，PCIe和其他传输协议中。现有的基于FPGA的实现解决方案在高性能场景中会遇到资源过度利用的问题。填充零问题和可编程性的引入进一步加剧了这个问题。在本文中，提出了stride-by-5算法，以实现FPGA资源的最佳利用。提出了pipelining go back算法来解决填充零问题。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第七章 FPGA片内ROM测试实验
judy 在 周三, 12/30/2020 - 15:23 提交
FPGA本身是SRAM架构的，断电之后，程序就消失，那么如何利用FPGA实现一个ROM呢，我们可以利用FPGA内部的RAM资源实现ROM，但不是真正意义上的ROM，而是每次上电都会把初始化的值先写入RAM。本实验将为大家介绍如何使用FPGA内部的ROM以及程序对该ROM的数据读操作。
如何读FPGA工程的编译报告？(转载）
匿名 在 周三, 12/30/2020 - 10:39 提交
规模稍微大一点的FPGA工程的警告和critical warning动辄两三千条，虽然其中包含大量的“无威胁”警告和重复警告，但是我觉得至少95%的程序隐患和设计问题都可以从这些报告中找到蛛丝马迹。
【问答】FPGA 配置 – DONE 变为高电平后我应给 CCLK 应用多少个时钟周期？
judy 在 周三, 12/30/2020 - 10:07 提交
DONE 变为高电平后应给 CCLK 应用多少个时钟周期以确保我的 FPGA 器件完全工作。
宏景智驾：借助Xilinx 车规级方案补齐高算力AI芯片非车规最后一块短板
judy 在 周二, 12/29/2020 - 15:11 提交
自动驾驶发展至今，在更加严格的安全等级和功耗成本限制下，实现高级自动驾驶，对充当自动驾驶“大脑”的域控制器提出了更高的要求。除了特斯拉等业界巨头，能够在这个领域落地的方案可谓凤毛麟角。而成立于 2018 年的宏景智驾，便是这个高级自动驾驶赛道的领先探险者之一。
通过使用基于 PDN 共振峰的最坏情况数据模式来分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响
judy 在 周二, 12/29/2020 - 09:50 提交
在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应
广岛大学:如何运用赛灵思 Alveo 加速器卡加速基于 AI 的医疗诊断
judy 在 周二, 12/29/2020 - 09:38 提交
广岛大学采用赛灵思 Alveo U250 加速器卡，加速了基于图像且以机器学习推断为特性的癌症诊断解决方案。让我们看看他们是怎么做的吧。
Vivado 开发教程(四) 行为仿真
guanxiao_505740 在 周二, 12/29/2020 - 08:56 提交
本文介绍如何在教程(三)基础上, 关联ELF输出文件并使用vivado对系统进行行为仿真。