基于FPGA的嵌入式AI解决方案——EdgeBoard计算卡全系硬件解析
judy 在 周三, 03/11/2020 - 09:16 提交
EdgeBoard是基于FPGA打造的嵌入式AI解决方案，能够提供强大的算力，并支持定制化模型，适配各种不同的场景，并大幅提高设备的AI推理能力，具有高性能、高通用、易集成等特点
All node
位交织
judy 在 周二, 03/10/2020 - 14:53 提交
当调制方式为16-AQM,64-QAM和256-QAM时需要做位交织，交织的目的是将突发的错误分散开来，把一个较长的突发差错离散成随机差错，再用随机差错的编码(FEC)等信道编码技术消除随机差错，提高通信的可靠性。交织的越深，抗突发错误的能力也越强
ZCU106 XRT Vivado工程分析【Xilinx Vitis】
judy 在 周二, 03/10/2020 - 11:30 提交
在上一篇ZCU106 XRT环境搭建【Xilinx Vitis】中，我参考了XRT中其它平台（ZCU102，ZCU104）的Vivado TCL脚本，同时参考了官方的VCU相关工程，编写了ZCU106 XRT的脚本。在这篇文章中将对该工程进行一下分析。
浮点数和定点数的相互转换
judy 在 周二, 03/10/2020 - 10:12 提交
学艺不精的后果就在于：学而不思则罔。圣人太厉害了，总结得很到位。比如最近项目中涉及到浮点和定点的转换，自己就有点蒙，边看边实验，还算理解了，作文以记之
FPGA是网络交换领域的不二选择
judy 在 周二, 03/10/2020 - 09:38 提交
最近有朋友问，公众号为什么起名叫网络交换FPGA？今天这篇文章就来回答一下。我们将从网络交换的历史讲起，也正如机器学习也赶上了ASIC工艺发展才引起革命性的变化一样。技术发展的历程中，总有那些看似不相关的技术结合起来，结果导致翻天覆地的变化
AXI 基础第 1 讲 - AXI 简介
judy 在 周一, 03/09/2020 - 13:57 提交
近来，几乎每个赛灵思 IP 都使用 AXI 接口。Zynq®、Zynq MP、MicroBlaze™ 和全新的 Versal™ 处理器都无一例外使用 AXI 接口。因此，AXI 接口已成为几乎所有新的赛灵思器件设计中不可或缺的一部分。充分了解其基础知识对于赛灵思器件的设计和调试都很有帮助。本篇博文将介绍赛灵思器件上的 AXI3/AXI4 的相关基础知识。
Alveo U50 数据中心加速器卡数据手册 (中文版)
judy 在 周一, 03/09/2020 - 11:30 提交
赛灵思 Alveo™ U50 数据中心加速器卡采用单插槽、小外形尺寸被动散热卡，运行时最大功耗限制为 75W。它支持PCI Express® (PCIe®) Gen3 x16 或双 Gen4 x8，配备 8 GB 高带宽存储器 (HBM2) 和以太网网络功能
Xilinx Floating-Point IP
judy 在 周一, 03/09/2020 - 10:24 提交
Xilinx Floating-Point IP
无线通信中的扰码
judy 在 周一, 03/09/2020 - 09:41 提交
对数字信号的比特进行随机处理，减少连0和连1的出现，从而减少码间干扰和抖动，方便接收端的时钟提取；同时又扩展了基带信号频谱，起到加密的效果。为了保证在任何情况下进入传输信道的数据码流中“0”与“1”的概率都能基本相等，传输系统会用一个伪随机序列对输入的传送码流进行扰乱处理，将二进制数字信息做“随机化”处理
Pblock使用
judy 在 周一, 03/09/2020 - 09:07 提交
Pblock是对一些逻辑实行物理上的约束，即把一些逻辑绑定到FPGA上固定的资源区域内。它是优化走线，改善时序的一种很重要方法。Pblock的大小限定了该逻辑单元使用的FPGA资源，pblock的位置限定了逻辑单元在FPGA中的位置。通常一个pblock大小不要超过总设计资源的20%。如果pblock占比资源很大，就要将一个pblock划分给更底层的逻辑