【干货分享】升级Zynq-7000 XIP 参考设计到Xilinx SDK 2018.3
judy 在 周二, 04/28/2020 - 14:52 提交
有些应用中，单板没有DDR，OCM又不够存储所有数据和指令。这种情况下，Xilinx提供了参考设计Zynq-7000 AP SoC Boot - Booting and Running Without External Memory，把代码和只读数据放在QSPI Flash中运行程序，这就是execute in place (XIP)。
All node
变心？数字下变频！！！
judy 在 周二, 04/28/2020 - 10:31 提交
数字下变频是一种广泛应用于数字无线电接收机的数字信号处理技术，其主要目的是经过数字混频将A/D转换输出的中频信号搬移至基带，然后通过滤波，抽取完成信道提取的任务，主要的电路模块由四部分组成：数控震荡、数字混频、数字滤波、采样抽取。
GMII、SGMII和SerDes的区别和联系
judy 在 周二, 04/28/2020 - 09:34 提交
终于到了今天的猪脚-SerDes，为什么拿SGMII和SerDes进行对比，主要原因是，SerDes是一个串行接口，和SGMII很像，和GMII几乎没有什么交集，所以两者对比就没有什么实际意义，所以只进行SGMII和SerDes进行对比。
FPGA图像处理（8）常用算法：中值滤波去噪
judy 在 周二, 04/28/2020 - 09:13 提交
中值滤波是一种算法简单，效果较好的“高性价比”去噪算法。算法原理是使用图像内二维滑窗的中值（全部像素点数值排序位于中间位置的数值为中值）代替当前像素点值。如下图的 3×3滑窗内，处于滑窗中心的当前像素点值为 8，滑窗内全部 9 个像素点的中值为 5
【干货分享】Xilinx全新开发工具Vitis里，如何配置BSP？
judy 在 周一, 04/27/2020 - 14:05 提交
Xilinx的SoC在业界应用非常广泛。对应的开发工具SDK也很成熟。在SDK里，每一个baremetal工程，对应一个BSP工程，它包含一些Xilinx提供的公共模块，比如硬件的驱动、freertos、LWIP等。在BSP工程的右键菜单中，选择BSP setting，可以配置BSP工程包含的的公共模块。
【视频】采用 FPGA 技术降低 4G/5G 基站的功耗、尺寸和制造成本
judy 在 周一, 04/27/2020 - 10:07 提交
使用可编程硬件技术来实现完整的发射链，以提高功率放大器的效率，通过可编程硬件技术实现完整的接收链，其中包括数字下变频以及与模拟前端和无线电设备控制器连接的接口。
Vivado中jobs和threads的区别？选择多个jobs能加快实现速度么？
judy 在 周一, 04/27/2020 - 09:47 提交
很多工程师都会选择多个jobs进行编译，以为这样会更快一些，而且这个jobs的数量跟本地CPU的线程数是一致的，这就更加让工程师们认为这个选项就是多线程编译了。但对Vivado更加熟悉的工程师，肯定会知道，Vivado中的多线程是通过tcl脚本去设置的，而且目前最大可使用的线程数是8个，那这个jobs跟多线程有什么关系呢？
千兆以太网（2）：接收——包校验和数据筛选
judy 在 周一, 04/27/2020 - 09:08 提交
前面我们实现了FPGA板卡接收以太网的数据，但是里面的数据比较乱，而且可能出现无效帧，即便是有效帧，也不是所有数据都是我们要的，必须对数据进行筛选。本篇博客详细记录一下以太网数据的校验和筛选。
【干货分享】使用Zynq-7000的OCM运行所有代码
judy 在 周日, 04/26/2020 - 15:39 提交
某些应用程序小，可以全部放在Zynq-7000的256KB OCM上运行。这时，修改FSBL，可以把APP和FSBL编译成一个可执行文件，FSBL初始化硬件后，就直接运行应用程序。这种情况下，单板没有DDR。
7 系列/Virtex-6 FPGA 设计咨询：破解比特流加密
judy 在 周日, 04/26/2020 - 14:25 提交
本设计咨询主要面向 7 系列和 Virtex-6 FPGA，其中包含赛灵思针对 2020 年 4 月 15 日发布的一篇有关破解比特流加密的文章的回应，详情将于“USENIX Security 2020”大会上发表