从边缘到云端，从视频监控系统入手全方位升级智慧城市
demi 在 周二, 12/17/2019 - 09:39 提交
智慧城市将技术与基础设施汇集在一起，通过更高的安全性和效率来改善市民的生活。然而，大城市地区人口不断增加，加剧了城市在基础设施和保障市民安全方面面临多种挑战。再加上城市化人口流动性增强，长途远行逐渐成为家常便饭，我们显然需要更多的解决方案来改善现状。
All node
PCIE原理：PCIE链路训练、枚举扫描、配置BAR空间
demi 在 周一, 12/16/2019 - 16:46 提交
PCIE 链路训练、枚举扫描、配置BAR的顺序？上电复位后，首先进行链路训练，之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后，就可以通过memory TLP读写进行寄存器的访问了。
【下载】Zynq UltraScale + MPSoC软件开发人员指南
demi 在 周一, 12/16/2019 - 15:42 提交
本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。
FPGA系列之“速度等级”
demi 在 周一, 12/16/2019 - 15:14 提交
本文主要介绍FPGA选型时的速度等级这个参数。大家在进行FPGA选型时都会看见一个参数：Speed Grade，这就是芯片的速度等级。
FPGA时序约束理论篇之时序路径与时序模型
demi 在 周一, 12/16/2019 - 11:45 提交
典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。
verilog语法—— generate
demi 在 周五, 12/13/2019 - 16:44 提交
generate语句能够生成有规律的代码，较少语句数量，提高效率。
Xilinx FPGA的FMC接口
demi 在 周五, 12/13/2019 - 13:38 提交
本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。
Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分
demi 在 周五, 12/13/2019 - 13:24 提交
有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。
开发者手记 | Xilinx 伴我前行的 3 年，及 XDF 2019 见闻
demi 在 周五, 12/13/2019 - 10:44 提交
说起我和赛灵思的故事，可以追溯到3年前的大二。那时，我们精仪学院开设了数字电路设计课程，课程内容是学习数字电路知识，同时用FPGA进行实现。那是我人生中第一次接触FPGA，板子是Basys 3，板载一块小规模的赛灵思 Aritx-7 FPGA。第一次接触FPGA的感受是：怎么会有这么神奇的芯片？它全可配置、灵活性强，比之前用过的ARM芯片灵活多了！