【下载】Vivado Design Suite用户指南（设计流程概述）
demi 在 周五, 02/14/2020 - 13:11 提交
本用户指南概述了如何与Vivado®Design Suite一起使用，以创建用于对Xilinx®器件进行编程的新设计。 它简要介绍了各种使用模型，设计功能和工具选项，包括准备，实施和管理设计源和知识产权（IP）核心。
All node
硬件接口协议之“数字-数字编码中的极性码”
demi 在 周五, 02/14/2020 - 10:45 提交
极性码采用两个电压值编码：正电平代表一种信号逻辑状态，负电平代表另一种状态。极性码包括：归零码、不归零码、双相位码、块编码等。
【 Vivado 】理解工程模式和非工程模式
demi 在 周四, 02/13/2020 - 12:22 提交
Vivado设计套件有两个主要使用模型：项目模式和非项目模式。 可以通过Vivado IDE或通过Tcl命令和批处理脚本开发和使用项目模式和非项目模式。
【下载】Zynq UltraScale +设备技术参考手册
demi 在 周四, 02/13/2020 - 12:16 提交
赛灵思的UltraScale™体系结构使多百吉比特每秒水平与智能处理系统的性能，同时有效地路由和片上处理数据。基于UltraScale架构的设备通过使用行业领先的技术创新来满足各种高带宽，高利用率的系统要求，包括下一代路由，类ASIC时钟，3D-on-3D IC，多处理器SoC技术和新的节能功能。
运用可信执行环境（Trusted Execution Environment）将安全性提升到更高水平
demi 在 周四, 02/13/2020 - 11:17 提交
单一的隔离方式不再足以保护诸如加密密钥、算法等安全关键型资产。在可信执行环境 (TEE) 架构中，采用多层保护能够最大限度地提升对安全关键型资产的保护。这些保护层包括隔离硬件和隔离软件。TEE 适用于大多数市场，尤其适用于容易受到攻击的汽车、数据中心和物联网等互联应用。
你的学习你做主 – Xilinx 专家约你网课打卡
demi 在 周四, 02/13/2020 - 10:16 提交
听说赛灵思做了一个大事情， 年前推出了一个统一软件平台Vitis™ ,不仅软件工程师也能受益于其灵活应变的高性能硬件加速优势， 而且以后软件和硬件工程师还可以协同作战！
Xilinx 为专业音视频和广播平台增添高级机器学习功能
demi 在 周三, 02/12/2020 - 18:15 提交
2020 年 2 月 11日，中国北京——自适应和智能计算的全球领先企业赛灵思公司宣布，针对面向专业音频/视频（Pro AV）和广播市场的赛灵思器件推出一系列全新的高级机器学习（ML）功能。
zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置
demi 在 周三, 02/12/2020 - 17:08 提交
本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明
Vivado中如何避免信号被优化掉？
demi 在 周三, 02/12/2020 - 15:44 提交
刚写了一段 Verilog代码，辛辛苦苦花了很长时间综合，在debug的过程中，却找不到需要debug的信号了，查看网表发现没有？这种情况是因为我们的某些中间信号被优化掉了。
FPGA时序约束实战篇之延迟约束
demi 在 周三, 02/12/2020 - 15:37 提交
对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束，Vivado也只是在Timing Report中提示warning，并不会导致时序错误，这也会让很多同学误以为这个约束可有可无。