米尔科技推出的MYD-CZU3EG开发套件搭载的就是UltraScale+ MPSoC平台器件 — XCZU3EG，它集成了四核Cortex™-A53 处理器，双核 Cortex™-R5 实时处理单元以及Mali-400 MP2 图形处理单元及 16nm FinFET+ 可编程逻辑相结合的异构处理系统，具有高性能，低功耗，高扩展等特性，除了这款异构SOC之外，板子还搭载了丰富的接口和完善的开发资料
经常听到有媒体问ASIC是否取代FPGA这类问题，看看ASIC设计流程，其中的数字前端中的仿真和验证是离不开FPGA的，所以FPGA和ASIC是共生关系，有了更大的FPGA ，才能在数字IC仿真原型设计效率上大大提升，才可以支持和设计更复杂更大的ASIC，近10年来，赛灵思一直保持着最大业内FPGA的记录，今天，赛灵思再次刷新最大FPGA的新记录
Aupera Technologies 是数据中心视频处理系统领域的新兴企业。Aup2600 是一种专用分布式视频处理系统，内置 48 个赛灵思 Zynq® UltraScale+™ MPSoC。此外，Aup2600 还提供基于赛灵思 Vivado 环境的完整视频 +AI 软件框架和用于神经网络处理的深度学习处理器单元 (DPU)。
在 2019 年 8 月 22 - 23日，2019全球闪存峰会上，赛灵思作为 FPGA 的发明者将现场展示我们的 “基于 FPGA 的 NVMe Target 控制器” 解决方案。同期在闪存存储网络论坛上，赛灵思公司数据中心架构师，唐杰也将做《FPGA 助力计算和存储的结合》的主题演讲，与参会者共同探讨新的大数据时代，计算和存储所面临的新挑战和新趋势
自适应和智能计算的全球领先企业赛灵思公司今天宣布推出全球最大容量的 FPGA – Virtex UltraScale+ VU19P，从而进一步扩展了旗下 16 纳米 (nm) Virtex UltraScale+ 产品系列。VU19P拥有 350 亿个晶体管，拥有有史以来单颗芯片最高逻辑密度和最大I/O 数量，可用以支持未来最先进 ASIC 和 SoC 技术的仿真与原型设计。
锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，锁存器有两个输入，一个是有效信号EN，一个是输入数据信号DATA_IN，有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。
本文介绍稀疏LSTM的硬件架构，一种是细粒度稀疏化，权重参数分布随机，另外一种是bank-balance稀疏化。
本文首先介绍深度学习中的YOLOv2-Tiny目标检测算法，然后设计对应的硬件加速器，并且就加速器中各模块的处理时延进行简单建模，给出卷积模块的详细设计，最后，在Xilinx公司的Zedboard开发板上进行评估。
FPGA 是一堆晶体管，你可以把它们连接(wire up)起来做出任何你想要的电路。它就像一个纳米级面包板。使用 FPGA 就像芯片流片，但是你只需要买这一张芯片就可以搭建不一样的设计，作为交换，你需要付出一些效率上的代价
前两篇我们学习了TCP的发送，本文学习如何处理接收数据。本文使用TCP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和本系列第15篇的UDP echo服务器相同。本文实例与SDK提供的“lwip echo server”例程相比要简化许多，没有使用DHCP协议。本文主要是学习TCP的接收回调，DHCP的内容会在后面专门讲述。