异步FIFO设计前传：同步FIFO的设计思路
judy 在 周一, 09/11/2023 - 14:58 提交
FIFO：First in, first out，先进先出；其主要作用是：数据缓存
judy的博客
为什么DDR3/4不需要设置input delay和output delay？
judy 在 周一, 09/11/2023 - 09:34 提交
内置校准: DDR3和DDR4控制器通常具有内置的校准机制
基于FPGA的RGMII接口设计（二）——MAC的设计
judy 在 周一, 09/11/2023 - 09:21 提交
本文主要是记录MAC在RGMII接口中的设计。
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（三）
judy 在 周五, 09/08/2023 - 15:17 提交
Vivado综合工具支持多种属性设置，可以在RTL文件或XDC文件中进行设
在FPGA上快速搭建以太网
judy 在 周五, 09/08/2023 - 12:09 提交
本文将介绍如何在FPGA上快速搭建以太网
Xilinx DDR3学习总结——1、MIG核设置
judy 在 周五, 09/08/2023 - 10:48 提交
话说之前从来没有使用过DDR，工作中的项目都是流式处理的
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（二）
judy 在 周四, 09/07/2023 - 17:11 提交
本文将介绍Vivado综合工具支持的常用属性设置，并给出了Verilog示例
为什么格雷码可以辅助解决多bit跨时钟域的问题？读完这篇文章，你就会进一步了解事情的本质
judy 在 周四, 09/07/2023 - 09:54 提交
格雷码是一种反射二进制码编码方式
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）
judy 在 周三, 09/06/2023 - 09:34 提交
本文将介绍Vivado综合工具支持的常用属性设置
如何让级联的UltraRam获得最佳时序性能
judy 在 周二, 09/05/2023 - 09:34 提交
本文介绍如何通过XPM调用URAM，并让级联URAM获得最佳时序性能