judy的博客

JESD204接口调试总结——JESD204B调试界面

judy 在 周四, 09/29/2022 - 09:36 提交

多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。

FPGA知识查漏补缺——为什么setup summary和hold suammay的data path延时不一致

judy 在 周三, 09/28/2022 - 09:48 提交

这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方

JESD204接口调试总结——一次建链不稳定问题的解决

judy 在 周二, 09/27/2022 - 16:48 提交

JESD链路的复位遵循先复位发端，在复位收端的原则。在我们之前操作中，首先复位了FPGA的JESD核

fpga ram初始化文件coe与mif

judy 在 周二, 09/27/2022 - 09:30 提交

本文介绍使用coe初始化xilinx fpga ram和使用mif文件初始化intel fpga ram的方法。

set_output_delay如何约束？

judy 在 周一, 09/26/2022 - 09:50 提交

顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。

Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（一）

judy 在 周五, 09/23/2022 - 15:08 提交

PC电路板必须恰当的端接避免反射和振铃。本节我们介绍Xilinx器件DCI技术

Verilog语法之任务Task与函数Function

judy 在 周四, 09/22/2022 - 17:08 提交

与C语言中的函数类似，在Verilog代码中，通过把代码分成小的模块或者使用任务（task）和函数（function）

JESD204接口调试总结——Xilinx JESD204B IP 工程应用

judy 在 周四, 09/22/2022 - 14:41 提交

作为一个ADC和DAC接口，我们需要构建一个顶层模块

DDR应用中链表的设计

judy 在 周四, 09/22/2022 - 10:05 提交

本文重点介绍在FPGA设计中有关链表的方案以及一些难点。

在 Vivado 中使用 HLS 创建的IP

judy 在 周四, 09/22/2022 - 09:44 提交

在本实践中，我们将实际实现 HLS 组件作为 FPGA 设计的一部分