重温FPGA设计流程四：(有限状态机)
judy 在 周三, 08/28/2019 - 10:52 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
judy的博客
学会Zynq（21）TCP轮询机制（polling）示例
judy 在 周二, 08/27/2019 - 09:50 提交
前面我们已经学习了TCP的所有发送、接收和各种回调函数。本文将介绍最后一部分，TCP的轮询机制。在前面TCP发送Hello World的实例中，我们是在main函数的while循环中每隔1s调用一次数据发送函数。本文的实例将利用轮询机制完成同样的功能。
重温FPGA设计流程三：(基于Verilog来设计流水灯)
judy 在 周一, 08/26/2019 - 10:59 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1。打开Vivado，创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件，点击Next。
ZCU102（5）——AXI_BRAM实现PL与PS数据互联
judy 在 周五, 08/23/2019 - 08:41 提交
PS模块通过axi_bram模块，可以使用AXI接口读写PL内的Block RAM，实现PS与PL之间的数据互联。axi_bram需要与Block Memory Generator模块共同使用，axi_bram将PS的AXI操作转化为bram的控制接口时序。建立Vivado工程，并且添加Zynq模块，AXI BRAM Controller模块，Block Memory Generator模块，Utility Vector Logic模块和ILA模块。
学会Zynq（20）TCP echo服务器（接收回调）
judy 在 周三, 08/21/2019 - 09:14 提交
前两篇我们学习了TCP的发送，本文学习如何处理接收数据。本文使用TCP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和本系列第15篇的UDP echo服务器相同。本文实例与SDK提供的“lwip echo server”例程相比要简化许多，没有使用DHCP协议。本文主要是学习TCP的接收回调，DHCP的内容会在后面专门讲述。
重温FPGA设计流程二：(IP核应用-全加器)
judy 在 周二, 08/20/2019 - 10:41 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
ZCU102（4）——AXI_GPIO实现按钮控制LED及PS响应PL中断
judy 在 周五, 08/16/2019 - 10:44 提交
AXI GPIO模块将PL端连接的GPIO信号通过AXI接口与PS模块连接，PS通过AXI接口的地址映射对PL端的GPIO信号进行读写等控制。与EMIO可以实现相同的功能，区别主要在于EMIO对于少数GPIO接口进行单独的控制，而AXI GPIO可以对多个GPIO接口合并成的总线进行整体读写控制。
学会Zynq（19）TCP发送Hello World（server模式）
judy 在 周四, 08/15/2019 - 14:40 提交
上文介绍了用TCP发送“Hello World”的实例，工作在client模式下。本文实现同样的功能，但让TCP工作在server模式下。把开发板当作服务器，远程主机为客服端访问服务器，实现被动连接。TCP client和TCP server在lwIP中的连接流程和区别可参考本系列前面与lwIP相关的文章
重温FPGA设计流程一：(IP封装)
judy 在 周四, 08/15/2019 - 08:55 提交
一、IP封装：1、打开Vivado，点击Create Project。2、点击Next，在Project name中输入我们的项目名称：74LS00。3、点击Next，默认勾选Do not specify…4、点击Next，核对信息，然后点击Finish。5、在空白工程中，左侧Flow Navigator中，选择PROJECT MANAGER下的Add Source。
Petalinux制作linux系统
judy 在 周一, 08/12/2019 - 09:31 提交
这里引用的u-boot，kernel，busybox版本分别是：
u-boot ： U-Boot 2017.01
kernel ： 4.9.0-xilinx-v2017.4
busybox ： BusyBox v1.24.1