judy的博客

今天，我们就来一起探索如何基于 FPGA 实现一个简易的 DDS 信号发生器，即使你是 FPGA 小白，也能轻松上手！

相机基于 AMD Xilinx Zynq 7010 片上系统构建，该系统结合了一对运行频率为 667MHz 的 Arm Cortex-A9 CPU 内核和一个具有 28k 个逻辑单元的 FPGA

我们来看下这篇报告是如何分析AI以及半导体行业的发展，看看调研的从业者都持有什么观点？

FIR滤波器是数字信号处理中常用的滤波器，除了通过Verilog代码自己实现外，Vivado提供了一个FIR滤波器 IP，可以直接调用。

常见的舍入方式有向上取整(ceil)，向下取整（floor），向0取整（fix），四舍五入（round）等等，本文只讨论四舍五入这种舍入方式。

在做加、减、乘、除等运算时，经常会发生 溢出 的情况。比如1个4bits的 计数器（每个时钟累加1）

今天介绍一下非常好用的 Vivado DDS IP 核。

该层实现用户数据和UDP报文的互转，相比于其它层次的设计，该层的逻辑相对简单。

Verilog语法+:和-:主要用于位选择，可以让代码更简洁。

本文只讨论整数部分的溢出截位处理，小数部分的处理下篇文章再说。对整数的截位处理，实际上就是对溢出的处理