以Vivado工具为例了解FPGA实现
judy 在 周四, 03/09/2023 - 10:19 提交
FPGA的实现过程可以对综合后生成的网表进行逻辑综合优化、以及布局、布线方面的优化
judy的博客
Verilog 运算符简介
judy 在 周二, 03/07/2023 - 14:30 提交
这篇文章将讨论如何在 verilog 中使用不同的运算符，这些运算符提供了一种在 verilog 设计中处理数字数据的方法
如何使用FPGA加速深度学习计算
judy 在 周一, 03/06/2023 - 17:05 提交
通过本文的阅读，您将了解如何抢先一步，使用FPGA来加速深度学习计算
FPGA中如何设计一个小cache（一）
judy 在 周一, 03/06/2023 - 09:28 提交
FPGA设计中常见的一个场景就是逻辑需要查存放在外部DDR中的表项，如果查外部DDR中的表项是性能瓶颈点怎么办呢？
RFSoC应用笔记 - RF数据转换器（21）：API使用指南之配置ADC相关工作状态
judy 在 周五, 03/03/2023 - 09:50 提交
此 API 函数为请求的 RF-ADC 设置抽取因子，并根据抽取因子更新 FIFO 写入宽度
ZYNQ - 以太网远程更新SD卡应用程序
judy 在 周四, 03/02/2023 - 10:42 提交
本文借鉴网上常见的远程更新QSPI FLASH的相关示例，对表贴式SD卡的应用程序进行了在线更新的操作适配
从FPGA说起的深度学习（四）
judy 在 周四, 03/02/2023 - 09:49 提交
在本文中，我们将实现其余未实现的层：全连接层、池化层和激活函数 ReLU。
Vivado 开发软件下板验证教程
judy 在 周三, 03/01/2023 - 12:05 提交
在之前的学习当中，我们已经学习了Vivado的基本操作，接下来我们将继续学习软件的下板验证过程
带你快速入门AXI4总线--AXI4-Full篇（3）：AXI4-Full接口IP源码仿真分析（Master接口）
judy 在 周二, 02/28/2023 - 09:35 提交
接slave接口篇，本文继续打包一个AXI4-Full-Master接口的IP，学习下源码，再仿真看看波形
FPGA的版本管理
judy 在 周一, 02/27/2023 - 15:54 提交
搞FPGA的人可能都遇到过这样的问题：以前对外发布的版本的代码找不到了