judy的博客

Verilog如何编写一个基础的Testbench

judy 在 周二, 03/21/2023 - 11:00 提交

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。

FPGA与数字IC求职知识准备：数字电路知识总结

judy 在 周一, 03/20/2023 - 11:15 提交

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备

FPGA工程师面试——时序约束

judy 在 周一, 03/20/2023 - 09:11 提交

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种

FPGA工程师面试——基础知识

judy 在 周五, 03/17/2023 - 15:09 提交

FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)

Verilog使用always块实现时序逻辑

judy 在 周五, 03/17/2023 - 09:35 提交

这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。

FPGA内部接口设计

judy 在 周四, 03/16/2023 - 09:22 提交

在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。

Verilog实现组合逻辑电路

judy 在 周三, 03/15/2023 - 09:17 提交

在verilog 中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路

高级FPGA设计之高速率结构设计

judy 在 周一, 03/13/2023 - 15:21 提交

在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗

在FPGA设计中怎么应用ChatGPT？

judy 在 周一, 03/13/2023 - 09:30 提交

科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注

从FPGA说起的深度学习（五）

judy 在 周五, 03/10/2023 - 09:37 提交

在本文中，我们将结合这些层来创建一个完整的推理函数