Xilinx Platform Cable USB II 下载器驱动安装教程——Win10
judy 在 周四, 12/22/2022 - 15:41 提交
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judy的博客
RFSoC应用笔记 - RF数据转换器（6）：RFSoC关键配置之RF-ADC内部解析（四）
judy 在 周四, 12/22/2022 - 10:12 提交
本文主要对RFSoC ADC的可编程逻辑数据接口、多频带操作、以及奈奎斯特区的操作进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（八）
judy 在 周三, 12/21/2022 - 12:18 提交
通过本文可以学习以下内容：TX Buffer（缓冲器）的结构及使用，TX PRBS（伪随机序列）产生器的使用。
RFSoC应用笔记 - RF数据转换器（5）：RFSoC关键配置之RF-ADC内部解析（三）
judy 在 周一, 12/19/2022 - 15:50 提交
本文参考官方手册，主要对RFSoC ADC的校准机制进行介绍。
Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
judy 在 周五, 12/16/2022 - 17:05 提交
本文介绍RTL分析、综合、实现的具体含义和区别
Xilinx IP解析之Processor System Reset v5.0
judy 在 周五, 12/16/2022 - 10:18 提交
Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计
RFSoC应用笔记 - RF数据转换器（4）：RFSoC关键配置之RF-ADC内部解析（二）
judy 在 周五, 12/16/2022 - 09:14 提交
本文参考官方手册，主要对RFSoC ADC的数字数据路径相关功能进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（七）
judy 在 周四, 12/15/2022 - 10:48 提交
本文我们继续介绍FPGA收发器TX结构和功能。
Verilog语法之`define、`undef
judy 在 周四, 12/15/2022 - 09:12 提交
在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用
FPGA开发技巧备忘录——如何修改vivado IP源码
judy 在 周三, 12/14/2022 - 17:26 提交
为什么要修改IP核内的源码，说如何之前，先说为什么。