易灵思携手南京大学集成电路学院成功举办“深度学习与硬件加速”暑期课程
judy 在 周二, 07/15/2025 - 15:07 提交
本次课程为期5天，面向大三本科生，旨在通过理论与实践结合的方式，帮助学生掌握FPGA硬件加速与TinyML的前沿技术，培养集成电路与人工智能交叉领域的创新人才。
解锁思尔芯Genesis芯神匠虚拟原型平台：混合仿真与多元应用实践
judy 在 周二, 07/15/2025 - 11:00 提交
该平台具备高度可扩展性和灵活性，能满足不同芯片设计项目需求。开发人员可利用Genesis VP提供的丰富组件和工具
Zynq UltraScale+ ZU7EV 异构开发板 BZ10，轻松实现 AI 视觉 4K 图像处理
judy 在 周二, 07/15/2025 - 09:41 提交
ALINX BZ10 搭载 AMD Zynq UltraScale+ MPSoC EV 系列核心器件 ZU7EV，集成四核 ARM Cortex-A53 应用处理器、双核 ARM Cortex-R5 实时处理器
思尔芯超大容量S8-100，简化并加速开芯院香山昆明湖16核RISC-V+NOC验证
judy 在 周一, 07/14/2025 - 10:13 提交
S8-100搭载高性能AMD VP1902芯片，通过硬件升级显著提升了系统性能——单核等效1亿门容量，并具有丰富的资源和强大的可扩展性
把 FPGA 搬进软件无线电：PynqSDR HAT 让通信实验不再 “烧钱”
judy 在 周一, 07/14/2025 - 09:41 提交
今天要介绍的这款神器 ——PynqSDR HAT，正试图打破 “软件无线电 = 昂贵设备” 的刻板印象，让 FPGA 级别的通信实验变得触手可及。
使用 Xilinx FPGA 启用 AFE79xx SPI 的指南
judy 在 周五, 07/11/2025 - 17:06 提交
本教程介绍了使用 Xilinx Vivado 和 Vitis 开发环境为德州仪器AFE79xx EVM 启用串行外设接口 (SPI) 和非时序关键型通用输出以及配套的 LMK 系列时钟芯片的过程
Advanced IO wizard异步模式
judy 在 周五, 07/11/2025 - 10:17 提交
7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚
Altera FPGA 的PIO IP当中bidir和inout选项的区别
judy 在 周五, 07/11/2025 - 09:40 提交
PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项
嵌入式应用如何兼顾高性能与低功耗？Agilex™ 5 FPGA 和 SoC 给出答案
judy 在 周四, 07/10/2025 - 16:04 提交
本文阐述了 Agilex™ 5 FPGA E 系列如何通过硬核内存控制器和增强型 I/O 组，简化时序收敛、降低动态和静态功耗，并高效实现低电压、高带宽的内存技术。
LSSD技术：高速LVDS接收相位自动调整方案
judy 在 周四, 07/10/2025 - 10:41 提交
在当今高速数据传输领域，随着 LVDS 信号传输速率的不断提高，信号每位所占用的时间窗口不断减小，这使得采样时钟对信号的采样点在其有效区间采样的准确性降低