Vitis™ 视频分析 SDK，将视觉化为强大的洞察力
judy 在 周一, 11/08/2021 - 14:35 提交
Vitis™ 视频分析 SDK 旨在 Xilinx 目标平台或您自己的平台上构建和部署支持人工智能功能的智能视频分析解决方案的完整软件堆栈。
BittWare的Loopback应用说明和实例介绍
judy 在 周一, 11/08/2021 - 11:19 提交
BittWare的Loopback例子演示了几件事。如何在设计中充分使用赛灵思CMAC。这包括根据DAC电缆长度设置Serdes传输预加重值。它还包括配置可选的AN/LT功能和处理从活动QSFP收发器接收的中断。
PYNQ在PS端进行图片缩放
judy 在 周一, 11/08/2021 - 10:10 提交
在完成PYNQ环境搭建后（zynq7035单板创建PYNQ镜像V2.6），本文介绍如何在PS端进行图片缩放。
Xilinx FPGA的DNA是什么？
judy 在 周一, 11/08/2021 - 09:47 提交
对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit，Ultrascale FPGA的DNA有96bit，Zynq Ultrascale+的FPGA有两个DNA，PL端一个，PS端也有一个。
喜讯！赛灵思Kria 自适应系统模块 SOM 产品组合获得“2021 全球电子成就奖年度处理器/DSP/FPGA(Processor/DSP/FPGA of the Year)”殊荣
judy 在 周五, 11/05/2021 - 15:51 提交
在全球电子工程领域知名媒体机构 ASPENCORE 主办的“2020 全球电子成就奖（World Electronics Achievement Awards）”上，赛灵思凭借 Kria 自适应系统模块 SOM 产品组合获得“2021 全球电子成就奖年度处理器/DSP/FPGA(Processor/DSP/FPGA of the Year)”殊荣。
Xilinx约束学习笔记（二）—— 定义时钟
joycha 在 周五, 11/05/2021 - 10:53 提交
为了获得最佳精度路径覆盖信息，必须正确定义时钟。
时钟要定义在时钟树的根 pin 或 port 上，称为 source point。
时钟的边缘应该由周期和波形进行组合描述。
周期使用纳秒做为单位进行定义。它对应于波形重复的时间。
BittWare的StreamSurge 100G网络实例介绍
judy 在 周五, 11/05/2021 - 10:03 提交
BittWare提供StreamSurge，这是一个用于BittWare的XUP-P3R加速卡的100G网络负载测试应用。StreamSurge作为预编译的比特流免费提供给XUP-P3R用户，使该卡成为一个简单的网络测试解决方案，只需支付硬件成本。
赛事通知｜赛灵思自适应计算挑战赛2021
judy 在 周五, 11/05/2021 - 09:35 提交
赛灵思2021自适应计算挑战赛自9月7日正式开赛以来，收到了来自全球各地区的FPGA软硬件开发者们的积极关注以及踊跃报名！通过挑战赛我们希望开发者能运用 Vivado 设计套件、Vitis 开发环境和 Vitis AI 统一软件平台发挥赛灵思自适应计算平台的强大功能，开启创新思路，解决实际问题。
Xilinx Vitis 2020.1用SREC SPI Bootloader固化Microblaze程序，断电再通电后程序运行不了的解决办法
judy 在 周四, 11/04/2021 - 15:37 提交
FPGA的型号为XC7A35TFGG484-2，开发板用的是米联客的。主程序hello_world运行于外部DDR3内存，SREC SPI Bootloader运行于FPGA片内BRAM。
在Virtex-6 FPGA中使用全数字VCXO替换技术实现三倍速率SDI直通应用说明
judy 在 周四, 11/04/2021 - 15:22 提交
本应用说明讨论了如何使用新颖的全数字压控晶体振荡器(VCXO)替代技术，利用Virtex-6 FPGA实现锁频的三倍速率直通设计。该设计完全在Virtex®-6 FPGA内部实现。