Xilinx Vivado 2020.1里面AXI Interrupt Controller无法选择中断的个数
judy 在 周四, 11/11/2021 - 10:00 提交
虽然看起来AXI Interrupt Controller的intr[0:0]位宽无法修改，但实际上，添加一个Concat IP，这个IP可以设置In0的个数，设置为2。In0连接上中断线后，再把dout和intr相连
false path和asynchronous的区别
judy 在 周四, 11/11/2021 - 09:42 提交
在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。
自适应计算：智能化与高能效融合的最优解
judy 在 周三, 11/10/2021 - 15:55 提交
随着智能计算逐渐渗透到数字世界的方方面面，如何更高效地应用智能计算，成为所有致力于改变世界的开发者所需面对的关键难题。
完美实现超低时延 4k60 4:4:4 视频传输
judy 在 周三, 11/10/2021 - 15:39 提交
美乐威基于赛灵思Zynq® UltraScale+™ EV平台，打造了全新KVM坐席管理系统方案，能够提供前所未有的超低时延、高品质端到端音视频传输，成为千兆网环境部署的理想选择。
Vivado - 如何定义 Verilog Macro？
judy 在 周三, 11/10/2021 - 15:20 提交
如何在 Vivado Design Suite 中定义 Verilog Macro？
【下载】视频应用水平同步锁定系统应用说明
judy 在 周三, 11/10/2021 - 15:02 提交
本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。
嵌入式 AI 需要什么样的解决方案
judy 在 周二, 11/09/2021 - 15:41 提交
近年来，AI 在边缘端的应用已成为不可阻挡的趋势，嵌入式AI指的就是这种在边缘端即可高效处理各种深度学习神经网络的应用加速模式。嵌入式AI能够让产品在设备层即可发挥智能化的检测、识别、分类等功能，因此成为智能产品开发或产业升级换代的热点。
【下载】使用千兆位收发器分数 PLL 的全数字VCXO替代方案应用说明
judy 在 周二, 11/09/2021 - 10:56 提交
本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。
ZYNQ学习之路——创建基于Linux系统的SDSoC平台
judy 在 周二, 11/09/2021 - 09:45 提交
在第三节中，我们成功创建了ZYNQ裸机下的SDSoC平台文件，但在实际使用中，要求使用Linux操作系统。本节介绍如何创建基于Linux系统的硬件平台。
【教程】Xilinx Vivado/Vitis 2020.1创建最简单的MicroBlaze工程运行Hello World C语言程序（不使用外部DDR3内存），并固化到SPI Flash
judy 在 周二, 11/09/2021 - 09:18 提交
本教程以米联客XC7A35T FGG484-2开发板为例，详细讲解一下用Xilinx Vivado 2020.1创建MicroBlaze软核工程，然后再用Xilinx Vitis 2020.1建立Hello World C程序工程的完整操作步骤。