基于JESD204 IP核的设计实现方法
judy 在 周二, 04/21/2020 - 10:31 提交
本篇参考xilinx官方JESD204 IP核的数据手册PG066，具体介绍基于该IP核的JESD204B数据传输实现方法~
【分享】快速实现Flash自动烧写功能
judy 在 周二, 04/21/2020 - 09:55 提交
Xilinx SDK Flash Programmer 支持Flash烧写。但是市场上Flash型号众多。不是所有的Flash型号，Xilinx SDK Flash Programmer都支持。如果遇到不支持的Flash型号，可以自己通过U-Boot实现一个简易的Flash Programmer。本文以Xilinx SDK 2018.3为例。
ZYNQ的ARM和FPGA数据交互——AXI交互最重要的细节
judy 在 周二, 04/21/2020 - 09:40 提交
在Xinlinx的ZYNQ中，拥有ARM+FPGA这种架构，每款产品均带有双精度浮点的双核ARMCortex-A9MPCore处理系统，ARM(PS端)具有比较强的事务管理功能，可以用来跑界面以及应用程序等，其优势主要体现在控制方面，里面整合了很多现成的硬件资源供编程调用。FPGA(PL端)灵活性强，拥有更大的并行度和计算能力
AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用
judy 在 周一, 04/20/2020 - 11:48 提交
在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先，编写 HDL (Verilog) 代码，然后将其封装为 IP，最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。
【分享】提升Xilinx文件（国外文件）下载速度和可靠性的办法
judy 在 周一, 04/20/2020 - 11:00 提交
Xilinx文件基本都放在国外的服务器上。如果直接使用浏览器下载，在国内下载，速度一般比较慢。如果超过时间没有下载完，连接还会失效，导致反复下载也不能成功，成功率比较低。为了提升Xilinx文件下载速度和可靠性的办法，建议使用专门的下载工具
Ultra96基础学习篇（6）——PetaLinux创建BOOT.bin升级版
judy 在 周一, 04/20/2020 - 10:12 提交
如上一篇最后提到的，最初接触PetaLinux也不懂，只能去尝试去找资料。我是通过用ZCU102的一个BSP去生成工程时，读到了其中的README，找到了如何去配置相应的开发板，只介绍Ultra96的相关配置问题。
HLS与RTL语言使用情况调查
judy 在 周一, 04/20/2020 - 09:41 提交
经常听人说，Verilog或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述，调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况，值得一看。
抢先目睹 | 清华大学汪玉团队FCCM20最新研究解析
judy 在 周五, 04/17/2020 - 17:47 提交
云计算已经成为了一种新的计算范式。对于云计算而言，虚拟化是一项必不可少的技术，通过将硬件资源虚拟化，我们可以实现用户之间的隔离、系统的灵活可扩展，提升安全性，使得硬件资源可被充分利用
Alveo 精选系列研讨会（一）| 人和未来：基于 FPGA 的生命科学大数据计算
judy 在 周五, 04/17/2020 - 10:02 提交
通过此次研讨会，您将了解 Genetalks 如何借助 Alveo 实现惊人的大数据加速，以及如何借助这一利器为当前的疫情反击和超大数据基因组分析研究与实践提供强大支持
FPGA的基础架构，什么是CLB?
judy 在 周五, 04/17/2020 - 09:51 提交
CLB是指可编程逻辑功能块（Configurable Logic Blocks）,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都可配置，在Xilinx公司的FPGA器件中，CLB由2个 相同的SliceL或则一个SliceL和一个SliceM构成