瑞萨电子推出面向Xilinx FPGA和SoC的全新PMIC参考设计
judy 在 周三, 03/25/2020 - 11:17 提交
瑞萨电子今日宣布推出三款易于使用的电源管理IC（PMIC）参考设计，用于为Xilinx Artix-7、Spartan-7系列FPGA以及Zynq-7000 SoC的多个电源轨供电，并可选配DDR存储器。瑞萨与Xilinx紧密合作，提供低风险且易于开发的电源解决方案，以加速FPGA和SoC设计
Vitis_ZCU102_3_Vitis 实现多核工作
judy 在 周三, 03/25/2020 - 09:43 提交
具体方法与 SDK 的多核工作实现方法基本一致，详细操作可以参考 zcu102 系列文档。本文的代码工程继承 vitis_zcu102_1 文档。
基于FPGA加速的卷积神经网络识别系统
judy 在 周三, 03/25/2020 - 09:17 提交
针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用
Vitis尝鲜（三）
judy 在 周二, 03/24/2020 - 15:49 提交
这次主要分享一下Xilinx官方的QTV：如何在 Alveo 卡上快速使用 Vitis 进行开发的视频，主要是可以对Vitis有个快速的认识。
使用PyPI来发布FPGA Overlays
judy 在 周二, 03/24/2020 - 10:34 提交
作为Python的官方第三方软件存储库PyPI，目前已将超过222,000个项目收纳囊中，PYNQ作为一款将Python开发语言与FPGA硬件设计完美衔接的产品，自然也是迫不及待地入住PyPI。点开PyPI主页面搜索PYNQ，可以看到已经有边缘PYNQ, Alveo板卡
ZYNQ入门实例——定时器中断与程序固化
judy 在 周二, 03/24/2020 - 09:32 提交
APU系统中CPU以串行执行代码的方式完成操作，软件方式很难做到精准计时，因此调用内部定时器硬件完成计时是更好的选择。本文以定时器中断方式控制LED周期性闪烁为例学习私有定时器的使用。同时学习如何将软件程序与硬件比特流文件一起固化到SD卡中，实现上电自动配置与启动自定义系统
JESD204B应用手册(四)：掌握JESD204B功能接口的关键问题
judy 在 周二, 03/24/2020 - 09:16 提交
JESD204B是JEDEC委员会制定的一种串行接口标准，这种接口标准定义了数据转换器(ADC、DAC)和数字处理器(FPGA、 ASIC等)之间的数字信号传输方式。它作为第三代标准，补充了JESD204、JESD204A这前两代标准的不足之处。
【视频】Zynq UltraScale+ RFSoC ZCU216 评估套件拆箱
judy 在 周一, 03/23/2020 - 17:25 提交
Zynq® UltraScale+™ RFSoC ZCU216 评估套件配备第三代业界唯一单芯片自适应射频平台，是快速原型设计和 RF 应用开发的理想平台。该视频介绍了 ZCU216 评估套件提供的重要板载组件和配件。
张量在神经网络加速器中的应用
judy 在 周一, 03/23/2020 - 11:30 提交
神经网络中涉及到大量的张量运算，比如卷积，矩阵乘法，向量点乘，求和等。神经网络加速器就是针对张量运算来设计的。一个神经网络加速器通常都包含一个张量计算阵列，以及数据收发控制，共同来完成诸如矩阵乘法，卷积等计算任务
Vitis尝鲜（二）
judy 在 周一, 03/23/2020 - 10:07 提交
上一篇安装完相关程序后，这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台，具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS， PS 端的 IO 分配相对是固定的，不能任意分配，而且不需要在 Vivado 软件里分配管脚，虽然本实验仅仅使用了 PS，但是还要建立一个 Vivado 工程，用来配置 PS 管脚