金融科技英译为 Fintech， 是 Financial Technology 的缩写，指通过利用各类科技手段创新传统金融行业所提供的产品和服务，提升效率并有效降低运营成本。近年来，众多金融技术公司相继推出基于 FPGA 的产品，在模型计算、高频交易等领域大放异彩。

我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。

Vitis/Vitis AI 入门线上研讨会，开始报名啦！四节中文讲解，快速了解Xilinx统一软件平台，带您解锁全新开发体验！

Vitis™ AI开发环境是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘器件和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

Xilinx®Alveo™U50数据中心加速卡是一种单插槽，薄型外形的被动冷却卡，其最高工作功率为75W。它支持PCIExpress®（PCIe®）Gen3 x16或双Gen4 x8，配备8 GB的高带宽内存（HBM2）和以太网联网功能。

以物联网、5G 为核心特征的数字化浪潮正席卷全球，由此带来的车联网、工业物联网、人工智能生物识别带来的海量异构化数据，以及高带宽、低时延等新业务个性化需求，让传统的通用服务器及存储架构不堪重负。

今天我们要展示的是上海广策信息技术有限公司。其TacFeed和TacMars，目前已经遍布中国各大交易所，包括上交所、深交所、上期所、大商所以及CME等等。这些产品采用了硬件和软件结合的设计方法，大量采用了赛灵思软硬皆可编程的FPGA 自适应计算加速技术，致力于为客户节约每一个纳秒的延迟。

随着物联网的发展和互联设备的不断普及，开发有竞争力的物联网解决方案的最大难题之一就是：将 “智能” 引入边缘设备。

wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。