向异构计算发展的趋势已经是不争的事实。今天要给大家介绍的是一个功能非常强大的工具 — “可视化系统集成器”（VSI，Visual System Integrator），其可以帮助您轻松打造异构计算单元的系统设计。

创建 FPGA 设计和维护 Vivado® 设计套件项目时，版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更，完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。

Versal Prime 系列是业界第一款自适应计算加速平台 (ACAP)，是以标量化、自适应、智能为特点的计算引擎，支持嵌入IP 的“集成 shell”和可编程片上网络 (NoC)。集成 shell 可为用户提供标准功能的优化实现比如 PCIe®、内存控制器等。此功能开箱即用！

2月11-14日， 一年一度的欧洲专业视听集成设备与技术博览会 ISE 2020 将在荷兰阿姆斯特丹举行，赛灵思公司携业界首个 HDMI 2.1 FPGA 实现方案亮相 – 这是8K基于赛灵思最新赛灵思 7nm Versal AI Core 系列的首次方案演示。

通过将特定于应用程序的配置数据（比特流）加载到内部存储器中，可以配置Xilinx®7系列FPGA。 7系列FPGA可以从外部非易失性存储设备加载自身，也可以由外部智能源（例如微处理器，DSP处理器，微控制器，PC或板载测试仪）进行配置。 在任何情况下，都有两个常规配置数据路径。

现代ML算法不透明，易碎，并且容易受到数据中毒和篡改以及各种干扰的影响。 向在现实世界系统中部署AI的转变要求我们评估ML算法是否安全，强大和安全。 加入我们的行列，我们考虑这些问题可能如何对您的系统的性能和行为产生巨大和出乎意料的影响。

在不加时序约束时，Timing Report会提示很多的error，其中就有跨时钟域的error，我们可以直接在上面右键，然后设置两个时钟的伪路径。