【视频】XDF 2019演讲回放 | UltraFast方法论和时序收敛
demi 在 周三, 01/15/2020 - 16:56 提交
本次会议将涵盖行业专家提供的一套全面的设计和约束方法，以加快产品上市时间，最大化设计密度并在Xilinx平台上提高性能。 您将有机会了解最新的Vivado实施功能，编译时间减少流程以及自动QoR建议。
【下载】Vivado Design Suite教程：嵌入式处理器硬件设计
demi 在 周三, 01/15/2020 - 16:34 提交
本教程介绍了如何使用Vivado®集成开发环境（IDE）构建基本的Zynq®-7000SoC处理器和MicroBlaze™处理器设计。在本教程中，您将使用Vivado IP集成器构建处理器设计，然后使用Vitis™统一软件平台和Vivado集成逻辑分析器调试设计。
FPGA时序约束之Tcl命令的对象及属性
demi 在 周三, 01/15/2020 - 15:26 提交
在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。
视频系列 34：Video Frame Buffer IP 入门指南（含 Vitis 中的应用示例）
demi 在 周三, 01/15/2020 - 10:38 提交
Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域（AXI4 存储器映射接口）迁移到 AXI4-Stream 接口，或反之亦然。
PCIE中的加扰与解扰
demi 在 周二, 01/14/2020 - 16:46 提交
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。
详解FPGA的四大设计要点
demi 在 周二, 01/14/2020 - 16:18 提交
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元......
影响FPGA时序的进位链（Carry Chain），你用对了么？
demi 在 周二, 01/14/2020 - 11:13 提交
在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。
【视频】XDF 2019演讲回放 | 在数据中心中部署Vitis应用程序
demi 在 周二, 01/14/2020 - 09:40 提交
Xilinx统一软件环境应用程序如何使它从最初的硬件设计变为现实？ 在本课程中，我们将介绍与第三方框架，Python API和绑定的集成，用于微服务部署的容器化（包括Docker和Kubernetes）以及其他相关主题。
11 个最佳的 Python 编译器和解释器
demi 在 周一, 01/13/2020 - 16:16 提交
Python 是一门对初学者友好的编程语言，是一种多用途的、解释性的和面向对象的高级语言。它拥有非常小的程序集，非常易于学习、阅读和维护。其解释器可在Windows、Linux 和 Mac OS 等多种操作系统上使用。它的可移植性和可伸缩性等特性使得它更加容易被运用。
FPGA的基本结构
demi 在 周一, 01/13/2020 - 14:48 提交
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。