在本视频中，赛灵思向世界隆重推出了 Xilinx 统一软件平台。该平台不仅仅是一个编译器，而是一个面向 Xilinx 器件的所有软件开发的集成开发环境 - 从 AI 引擎到嵌入式系统，再到数据中心的高性能算法加速。

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

Vivado会自动设别出两个主时钟，其中clk_pin_p是200MHz，这个是直接输入到了MMCM中，因此会自动约束；另一个输入时钟clk_in2没有约束，需要我们手动进行约束。

在Versal架构中可用于编程，测试和部署AI引擎加速的应用程序的工具概述。除了基本的编程模型外，我们还将研究仿真和验证流程以及将AI引擎集成到您的总体设计架构中。

在 Vivado/ISE 中遇到许可问题时，该怎么办呢？本文介绍了使用不同类型的许可证时可能遇到的不同问题。

Xilinx® UltraScale™架构是第一个ASIC级架构，可通过智能处理实现每秒数百吉比特的系统性能，同时有效地路由和处理片上数据。

AXI4-Lite接口是AXI4的子集，专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单的元件接口。这个接口规模较小，对设计和验证方面的要求更少。

我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步时钟域，我们在此程序上由增加了另一个时钟--clkin2，该时钟产生脉冲信号pulse，samp_gen中在pulse为高时才产生信号。

本演讲视频将介绍从云到边缘的 Xilinx 全新统一 AI 平台。视频将涵盖通过剪枝器、量化器、编译器和运行时的基本工具流程，以直接从TensorFlow 等框架实现 AI 推断。