FPGA中加减乘除运算的注意问题
demi 在 周四, 02/27/2020 - 10:54 提交
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）
Xilinx Floating-Point Operator IP创建与仿真
demi 在 周四, 02/27/2020 - 10:31 提交
搜索float双击Floating-point。Operation Selection 我们这里选择浮点数的加减法验证。Precision of Inputs 我们选择单晶浮点数（Single）,指数位宽Exponent Width 8bit 尾数位宽24 bit
PYNQ新版本发布 - 支持Alveo自适应加速器卡
demi 在 周四, 02/27/2020 - 09:29 提交
PYNQ开发小组于北京时间2月24日发布了新的版本v2.5.1(Bespin, ALVEO Edition)，v2.5.1版本的PYNQ开源软件框架开始支持Xilinx的Alveo自适应加速器卡平台，如亚马逊的AWS F1实例。
瑞萨电子：实时控制，软硬结合，尽在Zynq® UltraScale+™ MPSoC FPGA电源解决方案
demi 在 周三, 02/26/2020 - 12:41 提交
电源管理要求非常多样化，通常每个不同的客户设计都有自己独特的要求。因此，没有统一的电源管理设计能够提供优化的解决方案。赛灵思与业界领先的电源管理公司合作提供先进的电源管理方案。
Xilinx ISV 看台 | 自适应比特率视频转码：挑战视频转码难题
demi 在 周三, 02/26/2020 - 12:32 提交
随着视频进入众多的应用领域，视频流成为有线网络和无线网络的主流传输数据。提供不间断视频流成为许多企业的要务。视频服务提供商面临着既要管理基础设施，又要提升客户体验质量的难题。这些难题促生了市场对自适应硬件加速的需求。
Xilinx ISV 看台 | Vitis 定量金融加速库为金融计算加速
demi 在 周三, 02/26/2020 - 12:09 提交
对于金融分析来说，洞察时间是预测风险、为客户做出明智商业决策和提供差异化金融服务的关键，这些金融服务有助于您在竞争中脱颖而出。赛灵思平台提供自适应的、高度灵活以及业界急需的计算能力，可显著缩短您的洞察时间。
2020 Xilinx Vitis/Vitis AI 线上研讨会
demi 在 周三, 02/26/2020 - 11:00 提交
唤醒，硬件加速的潜力！2020 Xilinx Vitis/Vitis AI 线上研讨会——这是一个卓越的设计环境，历经5年，投入总计1000个人工年，Vitis 统一软件平台让致力于创新的工程师和科学家们突破固定芯片性能的局限，让一切皆有可能
谈谈Xilinx的6输入LUTS（查找表）
demi 在 周二, 02/25/2020 - 14:43 提交
最近用了赛灵思最新UltraScale系列芯片，然后就拿着赛灵思的UG好好研究了一番。发现这个这个系列的FPGA跟ZYNQ相比有了改变，原来ZYNQ是一个CLB包含2个SLICE，然后每个SLICE同时又包含4个6输入LUTS。
FPGA 中的有符号数乘法
demi 在 周二, 02/25/2020 - 14:29 提交
FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。
【下载】UltraFast 设计方法指南（适用 于 Vivado Design Suite）
demi 在 周二, 02/25/2020 - 10:17 提交
赛灵思 UltraFast™ 设计方法是一整套旨在帮助简化当今器件设计进程的最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每个阶段的成功开展。遵循这些步骤和最佳实践进行操作将有助于您以尽可能最快且最高效的方式实现期望的设计目标。