本文是该系列的第9篇。FPGA设计中经常用到一些控制逻辑，如有限状态机（FSM），如果用各种block搭建一个FSM比较麻烦。System Generator支持调用MATLAB代码，通常可以编写MATLAB代码来实现FSM等控制逻辑，通过MCode block调用到System Generator设计中。

近日，想必各位科技爱好者的朋友圈都被一篇发表在第25届IEEE国际讨论会上，用Python开发FPGA的论文刷屏了吧，那么这是如何实现的呢？今天，就请各位看官和小编一起来了解一下，这个构想的实现基础——PYNQ。

Simulink 是一个面向多域仿真并和基于模型设计的框模块图环境。它支持系统级设计、仿真、自动代码生成以及嵌入式系统的连续测试和验证。在迁移到硬件之前，在 Simulink 中设计和仿真您的系统。探索和实现您原本不会考虑在内的设计 ，而无需编写 C、C++ 或 HDL 代码。

作者：Paul S.Levy, 赛灵思功能安全系统高级工程师

产品编号：TAILMV2000SA-ES
供应商：S2C Incorporated
器件支持：Virtex-7

简介
前段时间买了一块米联客的7010开发板，打算尝试为这块开发板搭建一个简单平台。

用户自定义开发板与SDSoc直接支持的开发板的区别在于，直接支持的开发板已经根据板子上的硬件完成了一系列重要配置（如时钟、DDR型号），所以在为用户开发板搭建平台时，只需要根据该开发板的硬件实际情况进行相应的配置即可。

1.定义
　　FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

作者：周肇基/施天从/谢昆霖；新通讯 2018 年 8 月号 210 期《 技术前瞻 》

前言

PCIe 链路训练及稳定性问题形成了绝大多数互联互通问题。

本文档主要介绍在带集成工具的 Xilinx Vivado 设计套件中调试这些问题的使用案例。

本文档将重点介绍如何通过捕获在 UltraScale FPGA Gen3 集成块中用于 PCI Express 内核的链路训练调试信号来使用 Vivado ILA 进行调试。